FPGA设计之全局时钟网络

概述

• FPGA中的全局时钟网络资源，贯穿整个器件，为各个象限的各个资源类型（IO、LE/ALM、乘法器、M9K等）提供服务。走全局时钟网络的信号具有低偏斜、低抖动以及高扇出的特点。
• 适合使用全局时钟网络的控制信号：譬如使能信号、CLK、RST_N、内部逻辑产生的锁存信号等，即具有高扇出、低延时要求的信号。
• 每个器件的全局时钟网络资源是有限的，譬如Cyclone 10 LP有20个，Cyclone V E有16个，且用且珍惜。若工程要求使用多通道处理或者用到多异步PLL时钟的话，选型时应当格外关注这一资源。
• 设计一个工程时，首先考虑以下几点：

如何设置时钟走全局时钟网络

• 1.自动设置
  quartus默认会打开全局时钟网络的使能优化，这时软件会自动检查工程PLL产生的时钟信号和高扇出逻辑信号将其自动提升至专用时钟网络。如果对自己工程中的时钟信号十分熟悉，可以关闭这个选项，采取手动约束的方式。避免不必要的信号侵占宝贵的全局时钟资源。
  
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