数字电路设计之Xilinx全局时钟网络的使用

为了实现同步电路设计，Xilinx使用了一种时钟分配树，其实感觉就是多个H组成的时钟网络，这样就可以使得每个时钟的延时都一样。

为了使用Xilinx的全局时钟，可以使用全局时钟原语。

IBUFGP U1(.I(clk_in),.O(clk_out));

全局时钟网络对于FPGA设计的性能影响很大，对于这个要比较重视。