(Verilog)Moore和Mealy型有限状态机(FSM)实现序列检测(10010)

最新推荐文章于 2023-06-07 11:00:00 发布

独狼JQ

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分类专栏：数字芯片文章标签： verilog 状态机 fpga

本文链接：https://blog.youkuaiyun.com/qq_37612339/article/details/115798794

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本文对比了Moore和Mealy型有限状态机的特点，Moore型状态机的输出仅依赖当前状态，而Mealy型则与当前状态和输入有关。通过Verilog代码展示了两种状态机如何实现序列'10010'的检测，并附带了RTL视图、testbench及逻辑仿真结果。

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Moore和Moore型状态机区别：

Moore型：

1. 输出只与当前状态有关；

2. 所需状态数较多，响应速度慢

Mealy型：

1. 输出与当前状态和当前输入有关；

2. 所需状态数较少，响应速度快

用Moore型有限状态机实现序列10010的检测：

Verilog程序：

module seq_10010_Moore(
    input   wire    clk,
    input   wire    rst_n,
    input   wire    data_in,
    
    output  reg     out
    );

reg [2:0] state, state_next;

parameter  IDLE = 3'd0,
           S1 = 3'd1,
           S2 = 3'd2,
           S3 = 3'd3,
           S4 = 3'd4,
           S5 = 3'd5;

always@(posedge clk or negedge rst_n)
    if(!rst_n)
        state <= IDLE;
    else
        state <= state_next;

always@(data_in or state)
    case(state)
        IDLE:
            state_next = (data_in) ? S1:IDLE;
        S1:
            state_next = (data_in) ? S1: