Verilog实现任意位宽和深度的双端口RAM

独狼JQ

于 2021-04-08 16:41:26 发布

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分类专栏：数字芯片文章标签： verilog fpga

本文链接：https://blog.youkuaiyun.com/qq_37612339/article/details/115524235

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本文详细介绍了如何使用Verilog语言设计一个可配置位宽和深度的双端口RAM，并提供了相应的仿真测试平台，展示了其在FPGA实现中的应用。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

module Dual_RAM#(
    parameter   DATA_WIDTH = 8,
                ADDR_WIDTH = 4
)(
    input   wire                        sys_rst_n   ,
    input   wire                        wr_clk      ,
    input   wire                        rd_clk      ,
    input   wire                        wr_en       ,  
    input   wire                        rd_en       ,
    input   wire    [DATA_WIDTH-1:0]    wr_data     ,
    input   wire    [ADDR_WIDTH-1:0]    wr_addr     ,
    input   wire    [ADDR_WIDTH-1:0]    rd_addr     ,
        
    output  reg     [DATA_WIDTH-1:0]    rd_data     
    );

//定义存储器数组用于存储数据
reg [DATA_WIDTH-1:0] RAM_MEN[0:2**ADDR_WIDTH - 1];

//写数据
parameter   RAM_LENGTH = 2**ADDR_WIDTH;
integer i;
always@(posedge wr_clk  or negedge  sys_rst_n)
    if(!sys_rst_n)
        for(i=0;i<RAM_LENGTH;i=i+1)
            RAM_MEN[i] <= 0;
    else    if(wr_en)    
        RAM_MEN[wr_addr] <= wr_data;
    else

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