AXI总线上的大小端

最新推荐文章于 2025-06-01 18:35:29 发布
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ZYNQ PL与PS通信，AXI总线的大小端老是记不住，该文章用于理清思路和备查

上位机上的大小端

总线上大小端的表现形式

小端模式下，2字节、4字节的数据传输，直接放到总线上就行了，不需要转字节序，

注意字符串的情况，先发的字节在下面低位。

bitQ
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AMBA-AXI总线中文详解
05-11
AXI总线协议包含五个独立的通道：Read Address Channel、Write Address Channel、Read Data Channel、Write Data Channel和Write Response Channel。每个通道都是单向的，且具有VALID和READY握手机制，用于确保数据...
AXI总线协议
qq_43134430的博客
10-02 381
写地址通道：当主机驱动有效的地址和控制信号时，主机可以断言AWVALID，一旦断言，需要保持AWVALID的断言状态，直到时钟上升沿采样到从机的AWREADY。读地址通道：当主机驱动有效的地址和控制信号时，主机可以断言ARVALID，一旦断言，需要保持ARVALID的断言状态，直到时钟上升沿采样到从机的ARREADY。写数据通道：在写突发传输过程中，主机只能在它提供有效的写数据时断言WVALID，一旦断言，需要保持断言状态，知道时钟上升沿采样到从机的WREADY。最低的地址整个传输的数据大小对齐。
【ARM AMBA AXI 入门 14 -- AXI 窄位传输 | 非对齐传输| 大小端传输】
CodingCos的博客
11-20 3614
在 AXI 总线协议中，支持多种数据传输，包括窄位传输、非对齐传输和大小端传输。在设计 AXI 总线接口时，处理器的大小端模式需要和外设协商一致，或者设计转换逻辑来处理不同的大小端需求。例如，如果总线宽度是 64 位，但实际只需要传输 32 位的数据，这种情况下，可以进行窄位传输。非对齐传输是指数据的起始地址不是其数据宽度的整数倍。是一个按字节分布的位掩码，每一位对应数据总线上的一个字节。大小端指的是多字节值在内存中的排列顺序。假设有一个 64 位的 AXI 数据总线，希望只写入其中的 32 位。
AXI的大小端模式
最新发布
zjsilicon的博客
06-01 161
verilog实现大小端转换及在AXI/ACE-LITE/CHI中的应用
Grady
03-03 5472
1、大小端的定义 大端：高位字节在前，低位字节在后； 小端：高位字节在后，低位字节在前； 例：有一个wdata=0hc2d3_e47f，要写入addr=0h4000， 数据的高位是c2，低位是7f，地址的高位是04，低位是01。 当采用大端时： 4001-c2，4002-d3，4003-e4,4004-7f； 当采用小端时： 4001-7f，4002-e4,4003-d3,4004-c2； 2、在...
AXI总线
ahr7882的博客
08-14 1249
AXI总线是一种基于burst的传输总线，适合用在high-bandwidth和low-latency的场景，大致分为5个通道： read address, read data, write address, write data, write response。 支持： 1)unaligned data transfer，包括SI...
AXI总线详解完结篇
OpenFPGA的博客
11-29 5228
经过几个月的整理和发文，AXI总线详解系列正式迎来最终篇，内容基本涵盖了上一篇文章的全部内容。 所有文章的链接如下： 1、 AXI总线详解 2、AXI总线详解-总线和接口以及协议 3、AXI协议中的通道结构 4、AXI总线详解-AXI4读写操作时序及AXI4猝发地址及选择 5、AXI4交换机制 6、ZYNQ中DMA与AXI4总线-DMA简介 7、AXI总线详解-不同类型的DMA 8、AXI总线详解-DMA内部寄存器的读写方式 9、AXI总线详解-几种应用DMA的场合 10、Altera Scatter-G.
AXI协议规范超详细中文总结版
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HackEle的博客
07-13 4万+
AXI协议规范中文翻译版来源：https://github.com/lizhirui/AXI_spec_chinese综述本文参考分析整理总结了AMBA AXI and ACE Protocol Specification文档的AXI总线协议规范部分，错误之处欢迎指出。AMBA AXI协议支持高性能高频的系统设计，该协议拥有以下优点：适合高带宽和低延迟的设计不需要复杂的桥...
XILINX AXI总线
weixin_51418325的博客
08-29 1719
读地址通道信号信号方向描述ARID主机to从机读地址ID，用来标志一组写信号ARADDR主机to从机读地址，给出一次读突发传输的读地址ARLEN主机to从机AWLEN[7:0]决定写传输的突发长度。AXI3只支持1~16次的突发传输（Burst_length=AxLEN[3:0]+1），AXI4扩展突发长度支持INCR突发类型为1~256次传输，对于其他的传输类型依然保持1~16次突发传输（Burst_Length=AxLEN[7:0]+1）。
axi总线粗略学习
2301_76707170的博客
05-04 1024
笔者因为项目需要用到AXI总线来控制数据跨时钟域的传输，通过这篇文章来当做学习的笔记本文主要参考另一篇博主的文章以及b站up主视频如需进一步的思考，可供参考AXI（Advanced eXtensible Interface）高级可拓展接口主要分为AXI4:支持256长度burst传输AXI-LIte：简单，不支持burstAXI-Stream：不需要地址，可无限burst。
AXI学习-字节不变性，非对齐传输，BRESP/RRESP编码，从机Busy指示
qq_34926887的博客
10-24 2342
• 字节序决定了这些字节在内存中的顺序，即它决定了该元素的第一个字节是最高有效字节（MSB）还是最低有效字节（LSB）。• 任何字节传输到地址都通过相同的数据通道线路传递8位数据到相同的地址位置，不考虑其所属的更大数据元素的字节序。AXI支持非对齐传输，即transfer的第一个字节的地址没有在32-bit 地址边界上。为了访问具有混合字节序的单个内存空间，AXI协议使用字节不变的字节顺序结构。• 该元素使用相同的连续字节存储在内存中，不考虑数据的字节序。
AXI协议(六) Axi-Stream接入实例及小总结
今日你学左米啊
08-28 8034
AXI协议(六) Axi-Stream接入实例及小总结 在这节中，你将可能看到： 一个普通的摄像头接口介绍 摄像头数据转AXI-Stream的接入实例 关于AXI4协议暂时性的总结 文章目录AXI协议(六) Axi-Stream接入实例及小总结文前声明普通摄像头的硬件模块基本思路和问题实现思路问题解决思路代码解析像素格式对齐将同步位和像素数据转成axis的"初步格式"加入异步fifo加点魔法AXI4简要总结小结 文前声明 本文所举例来自黑金的ov5640摄像头驱动代码，开发板是zynq系列的，本文仅
DW_axi_dmac控制器(概述)
09-02 1万+
DW_axi_dmac控制器(概述) DW_axi_dmac遵循AMBA2.0标准和AMBA AXI协议2.0标准。DW_axi_dmac逻辑的外部信号主要包括： AHB信号（我的理解：主要是作为从设备接口部分，供AHB总线上的其他主设备来访问自身控制寄存器） 主设备接口信号（我的理解：DMA作为AHB总线主设备，访问内存和其他AHB总线上的从设备） 硬件握手信号（我的理解：带外信号部分，用于和QSPI的DMA接口逻辑进行流控） 中断信号 调试信号 时钟和复位信号 基本特...
AXI协议（数据传输结构）
qq_41849447的博客
05-01 1万+
解析AXI协议：数据传输结构 AXI协议关于Data read and write structure的部分指出，在数据传输过程中，主要涉及三个问题： 窄位宽数据传输（Narrow transfers） 地址非对齐传输（Unaligned Transfer） 混合大小端传输（Byte invariance） Narrow transfers 当master产生的一笔数据（transfer）位宽小于总线数据位宽时，该次传输成为窄（位宽）数据传输。 协议中规定： 在 INCR 和 WRAP 模式中每次使用
AXI学习笔记（1）
weixin_30666753的博客
07-19 690
4K边界问题 以一个宽度为{[MSB:12]:[11:0]}的地址，4K边界指后12bits为0的地址，1K边界为后10bits为0的地址。在AXI中，slave的地址空间一般是4K/1K对齐，单个page的大小也是4K，超过4K边界时很容易出现同时对两个slave进行操作，很容易出现后一个slave无法接收到地址控制信息的问题，会导致整个burst卡死的问题。 mixed...
AXI总线（top）
简单同学
06-18 1万+
AXI总线是一种基于burst的传输总线，适合用在high-bandwidth和low-latency的场景，大致分为5个通道： read address read data write address write data write response AXI总线支持： 1)unaligned data transfer，包括SIZE的对齐和Wrap Burst的对齐; 2)Bur...
Local Bus总线原理(转)
若水心境的专栏
07-30 2万+
Local Bus总线又称为CPU总线，根据高低位地址线序的差异，又可分为Motorola CPU总线和Intel CPU总线。古老的CS51单片机就是Intel CPU总线的典型代表，而我们常用的Power PC就是Motorola CPU总线架构，它是从60X总线衍变过来的(60X总线支持64、32、16、8四种可选位宽模式)，由于Local Bus总线是直接从60X总线上通过桥片分出来的，所
C++ 字节顺序
菜头
03-30 1466
// // ByteOrder.h // // Library: Engine // Package: Core // Module: ByteOrder // // #ifndef WISHBONE_BYTEORDER_H_ #define WISHBONE_BYTEORDER_H_ #include "Wishbone/Foundation.h" #include "Wishbone...
AXI4总线的时序
04-01
### ZYNQ 中 AXI4 总线时序特性与设计规范 #### 一、AXI4 总线概述 AXI4 是一种高性能的 AMBA（Advanced Microcontroller Bus Architecture）协议，广泛应用于 SoC 设计中。它支持高带宽和低延迟的数据传输，并通过分离地址和数据通道优化了性能[^1]。 #### 二、AXI4 总线的关键信号与时序特性 以下是 AXI4 总线的主要信号及其功能描述： 1. **时钟与复位** - ACLK：全局同步时钟信号，用于协调所有 AXI4 事务。 - ARESETN：异步低电平有效的复位信号，在系统启动或异常情况下初始化总线状态[^3]。 2. **读写信道结构** - 地址信道（AR/AW）：负责传递读/写请求的目标地址及相关属性。 - ARADDR / AWADDR：目标地址。 - ARPROT / AWPROT：访问保护类型。 - ARLEN / AWLEN：突发长度。 - ARSIZE / AWSIZE：每次传输的数据大小。 - ARBURST / AWBURST：指定突发模式（固定式、增值式或包装式）[^2]。 - 数据信道（W/R）：处理实际数据流。 - WDATA：写入数据。 - STRB：指示哪些字节有效。 - RDATA：返回给主设备的读取数据。 - 响应信道（B/R）：确认操作完成并提供状态反馈。 - BRESP：写响应。 - RRESP：读响应。 3. **握手机制** - READY 和 VALID 组合实现流水线化通信模型。 - 当发送方设置某条信道上的 VALID 为高时，表示有新数据待传送。 - 只有当接收端也拉高对应的 READY 后，该次交换才被认为正式生效。 #### 三、典型时序分析 下面以一次简单的写事务为例说明其基本流程： ```plaintext 时间轴 t0 -> t1 -> ... tn AWVALID ----->|---->|------>| AWREADY |<-----| | WDATA ----->|--------> WSTRB ----->|--------> WLAST ----->|--------> WVALID ----->|--------> WREADY |<-------| BVALID ----->| BREADY |<-----| ``` - `t0` 至 `tn`: 主设备逐步提交完整的地址包 (AW)，随后持续推送多个数据单元直到最后一个由 WLAST 显式标记结束； - 整个交易完成后，从属组件会经由单独设立好的回执路径通知发起者结果详情 (^3). #### 四、设计注意事项 为了确保系统的稳定性和效率，需遵循以下几点建议: - 正确配置各参数组合关系, 如不同类型的 burst length 应匹配相应的 buffer depth; - 考虑到可能存在的竞争条件或者死锁风险, 实现充分的仲裁策略; - 对于高速场景下, 关注 setup time & hold time 等关键电气指标约束. ```python def check_axi_timing(clock_period_ns, data_width_bits): """ Simple function to estimate minimum clock period based on given constraints. Args: clock_period_ns (float): Desired operating frequency's inverse value in nanoseconds. data_width_bits(int): Number of bits per transfer cycle. Returns: bool: Whether the specified timing can meet design requirements theoretically. """ min_setup_time = 0.5 # ns as an example figure only here max_hold_time = 0.2 effective_transfer_rate = data_width_bits * (clock_period_ns - (min_setup_time + max_hold_time)) return True if effective_transfer_rate >= required_throughput else False ```
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