做一个优雅的美男子-优快云博客

原创【System Verilog and UVM基础入门26】Verdi使用教程指南

数字IC验证EDA工具使用教程

2025-02-25 20:41:57 55

原创【System Verilog and UVM基础入门25】功能覆盖率的实现

代码覆盖率的收集与功能覆盖率的实现

2025-01-09 22:23:03 136

自己在外企工作的四年时间里，因为工作的划分很细微，所以自己熟悉的领域也仅仅只有很小的一部分。也是从这时候开始，让我真正的感觉到尊严被人踏在脚下，为了每个月的房贷，早上出门的时候，天是黑色的，晚上下班的时候，天还是黑色的……也许，可能困扰我两周的一个问题，与同事沟通也就需要一句话的功夫，领导给我们制定了详细的工作流程，让工作变得轻松了很多。接下来的一个月，自己也尝试了找工作，给家附近的公司投了很多简历，得到的反馈是自己的工作经验达不到要求，因为我在外企的工作不能被算入……聊聊我的职场过往，听听厕纸的半生。

2025-01-05 10:22:29 252 1

原创【System Verilog and UVM基础入门4】程序和接口

system verilog基础概念整理

2024-05-31 16:41:06 308 1

原创【AMBA总线三部曲】常见AXI接口时序

AXI总线接口时序

2024-05-23 14:36:32 232

原创【汽车功能安全】NXP SKXX之STCU

国际标准化组织26262 safety之STCU介绍

2024-05-08 20:27:51 359

原创【汽车功能安全】单端口RAM&双端口RAM

FPGA设计

2024-04-29 15:59:52 129

原创【System Verilog and UVM基础入门29】refm之二分法

算法，如此简单。

2024-04-19 09:37:14 158

原创【System Verilog and UVM基础入门30】refm之冒泡算法

每天一道编程题，提高自己的逻辑思维。

2024-04-13 14:57:01 176 2

原创【System Verilog and UVM基础入门23】SVA语法

System verilog断言

2024-01-11 11:30:11 759

原创【System Verilog and UVM基础入门22】SVA语法

父亲经常告诉我要夹着尾巴做人。

2024-01-09 16:43:43 976

原创【System Verilog and UVM基础入门26】Cadence工具的使用

Cadence的工具使用，如何收集代码覆盖率

2024-01-08 17:01:33 1079

原创【System Verilog and UVM基础入门24】功能覆盖率

UVM验证中功能覆盖率

2024-01-08 11:23:45 2837 8

原创【System Verilog and UVM基础入门25】Cadence工具的使用

Vmanager使用第一讲

2024-01-05 17:19:45 953

原创【工作必备】SVN/GIT使用说明

SVN基本操作

2024-01-02 19:15:07 449

原创【AMBA总线三部曲】APB协议理解

AMBA总线APB介绍

2023-12-05 16:49:53 636

原创【System Verilog and UVM基础入门4】phase机制

一文看懂phase机制

2023-08-08 16:36:44 239

原创【AMBA总线三部曲】AXI协议理解

这篇文章让你必须了解AXI，通俗易懂，一看就懂！

2023-08-04 16:20:49 2891

原创【System Verilog and UVM基础入门8】约束

SV约束常见方法整理

2023-07-22 14:31:54 1406

原创【汽车功能安全】ECC校验原理

一文读懂ECC校验理解

2023-07-22 08:10:25 3482 4

原创【System Verilog and UVM基础入门8】factory机制

factory

2023-07-21 17:11:33 313

原创【AMBA总线三部曲】AHB协议理解

AHB协议理解，看这一篇文章就会了。

2023-07-19 20:10:08 1783

原创【System Verilog and UVM基础入门28】uvm sequence实战

uvm sequence项目中的应用。

2023-07-19 16:18:34 676

转载【System Verilog and UVM基础入门19】UVM_DISABLE_AUTO_ITEM_RECORDING用法说明

寄存器访问时首先会将uvm_reg_bus_op转换为自定义的xaction形式，之后通过调用start_item和finish_item完成xaction的发送.发送完成之后，通过bus_req.end_event.wait_on()等待交互结束.调试ral模型时，调用write函数对寄存器进行写操作，发现操作没有完成.driver中在get_next_item之后也调用了item_done.开始以为是ral模型中参数配置错误导致的，分析完代码之后没有发现问题.

2023-07-18 14:46:24 735

原创【汽车功能安全】CPU lockstep技术浅析

汽车功能安全

2023-06-08 15:07:09 5655

原创【工作必备】STM32嵌入式学习

嵌入式的世界你不懂,野火开发板学习资料整理

2023-06-02 07:32:02 145

原创【汽车功能安全】ARM Cortex-M3内核理解

ARM Cortex-M内核处理器框架学习

2023-05-24 10:27:20 3436

原创【工作必备】linux快速上手

简单记录，欢迎大家批评指正，共同进步!

2022-06-09 15:12:26 178

原创【System Verilog and UVM基础入门17】TLM通信

tlm基础整理

2022-03-17 14:21:28 347

原创【System Verilog and UVM基础入门21】get_type_name和get_full_name学习

UVM和SV学习深入思考

2022-03-15 17:07:31 1119

原创【System Verilog and UVM基础入门15】sequence

layering sequence

2022-03-14 19:32:48 249

原创【System Verilog and UVM基础入门16】squence的层次化

揭开virtual sequence的神秘面纱

2022-03-14 16:49:11 429 1

原创【System Verilog and UVM基础入门27】UVM Virtual Sequence

面向多个sequence如果需要同时挂载到sequencer时，那就面临着仲裁的需要,uvm_sequencer自带有仲裁特性。//sequence_and_sequencerclass bus_trans extends uvm_sequence_item; rand int_data; `uvm_objects_utils_begin(bus_trans) `uvm_field_int(data,UVM_ALL_ON) `uvm_object_utils_endendc..

2022-03-14 14:27:18 362