[AXIS] AXI4-Stream Subset Converter

最新推荐文章于 2025-06-13 11:12:38 发布
最新推荐文章于 2025-06-13 11:12:38 发布
阅读量776 收藏 12
点赞数 22
CC 4.0 BY-SA版权
分类专栏： FPGA AXI IP 文章标签： fpga开发 SystemVerilog
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
本文链接：https://blog.youkuaiyun.com/qaz178889322/article/details/147890065

AXI4-Stream Subset Converter IP 详细介绍

概述

AXI4-Stream Subset Converter 属于 AXI4-Stream Infrastructure IP Suite的一部分。该 IP 核旨在解决 AXI4-Stream 接口之间信号集的轻微不兼容问题，通过配置信号的添加、删除或重新映射，实现不同信号子集之间的无缝连接。它广泛应用于 FPGA 和 SoC 系统设计，特别是在需要信号格式转换或协议适配的场景，如视频处理、信号处理、网络数据包处理和硬件加速器集成。

该 IP 核的主要功能包括：

  • 信号转换：将一个 AXI4-Stream 信号集转换为另一个信号集，支持信号的添加、删除或重新映射。
  • 协议兼容：保持 AXI4-Stream 协议的完整性，确保数据流传输的正确性。
  • 灵活配置：支持多种信号宽度和重新映射规则，适应不同应用需求。
  • 低资源占用：采用组合逻辑设计，延迟极低，资源占用最小。

主要特性

  1. AXI4-Stream 协议兼容性：

    • 完全符合 ARM AMBA 4 AXI4-Stream 协议规范（参考 UG761），支持标准信号：TVALID、TREADY、TDATA、TSTRB、TKEEP、TLAST、TID、TDEST 和 TUSER。
    • 支持可选信号配置，用户可通过配置启用或禁用 TDATA、TSTRB、TKEEP、TLAST、TID、TDEST 和 TUSER。
    • 支持可编程的信号宽度：
      • TDATA：8-512 位（1-64 字节）。
      • TUSER：1-128 位。
      • TID 和 TDEST：1-32 位。

  2. 信号集转换：

    • 信号删除：移除不需要的信号（如 TSTRB、TKEEP），简化输出接口。
    • 信号添加：为输出接口添加缺失的信号，分配默认值（符合 AMBA 规范）。
    • 信号重新映射：重新排序或调整 TDATA、TUSER、TSTRB、TKEEP、TID、TDEST 和 TLAST 的位分配。
    • 支持 TLAST 信号的自动生成，通过可配置的计数器实现数据打包。

  3. 低延迟设计：

    • 采用组合逻辑实现，延迟为 0-1 时钟周期（取决于 TREADY 信号配置）。
    • 支持背靠背传输，最大吞吐量接近时钟频率（假设 TREADY 始终为高）。
    • 无寄存器管道，适合对延迟敏感的应用。

  4. 低资源占用：

    • 主要使用 LUT 实现信号映射逻辑，触发器（FF）使用量极少。
    • 不使用 BRAM 或 DSP 切片。
    • 典型配置下，LUT 占用约为 10-100，FF 占用为 0-50（参考 PG085 表 2-6）。

  5. 时钟与复位：

    • 支持单一时钟域（ACLK），输入和输出接口共享同一时钟。
    • 提供低电平有效复位信号（ARESETn），同步到 ACLK。
    • 可选的时钟使能信号（ACLKEN），用于精细化时钟控制。

  6. 工具与设备支持：

    • 设计工具：Vivado Design Suite、ISE Design Suite。
    • 支持设备：Artix-7、Kintex-7、Kintex UltraScale、Kintex UltraScale+、Virtex-7、Virtex UltraScale、Virtex UltraScale+、Zynq-7000、Zynq UltraScale+ MPSoC。

功能模块

1. 信号删除

  • 功能：移除输入接口中不需要的 AXI4-Stream 信号（如 TSTRB、TKEEP、TUSER）。
  • 机制：通过配置将指定信号置为未连接状态，输出接口不包含这些信号。
  • 注意：删除信号可能导致数据丢失，需确保下游模块不依赖这些信号。
  • 应用：简化接口，减少资源占用。

2. 信号添加

  • 功能：为输出接口添加缺失的 AXI4-Stream 信号，分配默认值。
  • 机制：
    • 按照 AMBA 规范为添加的信号设置默认值（例如，TSTRB 和 TKEEP 置为全 1，TID 和 TDEST 置为 0）。
    • TLAST 可通过计数器生成，基于用户定义的包长度。
  • 示例：输入接口无 TLAST，输出接口添加 TLAST，每 64 个传输置高一次。
  • 应用：适配需要完整信号集的下游模块。

3. 信号重新映射

  • 功能：重新排序或调整 TDATA、TUSER、TSTRB、TKEEP、TID、TDEST 和 TLAST 的位分配。
  • 机制：通过配置字符串（REMAP）指定信号的位映射规则，例如将 TDATA[31:0] 映射到 TDATA[63:32]。
  • 示例：将输入 TUSER[3:0] 映射到输出 TUSER[0:3]，或重新排列 TDATA 字节顺序。
  • 应用：调整数据格式，如视频流通道重排或信号处理中的数据重组。

4. 背压管理

  • 功能：通过 TVALID 和 TREADY 信号实现 AXI4-Stream 协议的握手机制。
  • 机制：
    • 输入 TREADY 由输出 TREADY 直接控制（组合逻辑）。
    • 若输入无 TREADY 信号，IP 核自动生成以避免协议违例。
  • 注意：无缓冲机制，背压直接传递至上游。

5. TLAST 生成

  • 功能：为输出接口生成 TLAST 信号，基于可配置的计数器。
  • 机制：用户指定数据包长度（传输次数），IP 核在达到指定次数时置高 TLAST。
  • 应用：将连续数据流打包为固定长度的数据包。

接口说明

  1. 输入接口（S00_AXIS）：

    • 类型：AXI4-Stream 主接口。
    • 信号：
      • S00_AXIS_TVALID：输入数据有效信号（必选）。
      • S00_AXIS_TREADY：输入接口准备好信号（可选，取决于配置）。
      • S00_AXIS_TDATA：输入数据，宽度可配置（8-512 位，可选）。
      • S00_AXIS_TSTRB、TKEEP：字节选通信号，宽度为 TDATA 的 1/8（可选）。
      • S00_AXIS_TLAST：数据流结束信号（可选）。
      • S00_AXIS_TID、TDEST：流标识和目标标识信号（可选）。
      • S00_AXIS_TUSER：用户定义信号，宽度可配置（1-128 位，可选）。
    • 功能：接收来自上游 AXI4-Stream 从设备的数据流。

  2. 输出接口（M00_AXIS）：

    • 类型：AXI4-Stream 从接口。
    • 信号：与输入接口类似，具体信号集取决于配置。
    • 功能：将转换后的数据流发送到下游 AXI4-Stream 主设备。

  3. 时钟与复位接口：

    • ACLK：全局时钟信号，输入和输出接口共享同一时钟域。
    • ARESETn：全局低电平有效复位信号，同步到 ACLK。
    • ACLKEN（可选）：时钟使能信号，用于控制数据传输的时序。

配置方法

1. 在 Vivado 中添加 IP

  • 打开 Vivado 的 Block Design，右键选择 Add IP。
  • 搜索 AXI4-Stream Subset Converter，将其拖入设计。
  • 双击 IP 核，打开定制化对话框，配置以下参数：
    • 输入信号集：选择输入接口的信号（TDATA、TSTRB、TKEEP、TLAST、TID、TDEST、TUSER）。
    • 输出信号集：选择输出接口的信号，指定添加或删除的信号。
    • 信号宽度：
      • TDATA 宽度：输入和输出分别配置（8-512 位）。
      • TUSER 宽度：输入和输出分别配置（1-128 位）。
      • TID/TDEST 宽度：输入和输出分别配置（1-32 位）。
    • REMAP 配置：指定信号重新映射规则（例如，TDATA_REMAP=tdata[31:0] 或 TUSER_REMAP=tuser[0:0]）。
    • TLAST 生成：启用 TLAST 计数器并设置包长度（可选）。
    • 时钟使能：启用或禁用 ACLKEN。

2. 连接与验证

  • 将输入接口（S00_AXIS）连接到上游 AXI4-Stream 从设备。
  • 将输出接口（M00_AXIS）连接到下游 AXI4-Stream 主设备。
  • 分配时钟（ACLK）和复位（ARESETn）信号。
  • 使用 Vivado 仿真工具验证信号转换：
    • 检查输入和输出信号集是否匹配配置。
    • 验证 TVALID、TREADY 和 TLAST 的时序正确性.
    • 验证重新映射规则（例如，TDATA 或 TUSER 的位顺序）。
  • 检查资源利用报告，确保资源占用符合预期。

资源利用情况

  • 资源类型：
    • LUT（查找表）：10-100，取决于信号数量和 REMAP 规则。
    • FF（触发器）：0-50，仅在复杂映射时使用少量 FF。
    • BRAM：不使用。
    • DSP 切片：不使用。
  • 配置示例：
    • 32 位 TDATA、无 REMAP：约 10 LUT、0 FF、无 BRAM。
    • 64 位 TDATA、TUSER REMAP（4 位到 1 位）：约 30 LUT、10 FF、无 BRAM。
    • 256 位 TDATA、复杂 REMAP：约 80 LUT、20 FF、无 BRAM。
  • 最大频率：最高 250 MHz（Kintex-7，-1 速度等级），-2 或 -3 速度等级可提高 5-10%

具体资源利用数据需参考 Vivado IP 核生成报告，建议用户在设计时根据目标设备和配置参数进行验证。

应用场景

AXI4-Stream Subset Converter IP 适用于以下场景：

  1. 信号格式转换：

    • 调整 AXI4-Stream 信号集，例如将带 TSTRB 和 TKEEP 的数据流转换为仅含 TDATA 和 TLAST 的流。
    • 适用于视频流处理中的格式适配。

  2. 数据重排：

    • 重新映射 TDATA 或 TUSER 的位顺序，例如将 RGB 通道顺序调整为 BGR。
    • 适用于信号处理或图像处理中的数据重组。

  3. 协议适配：

    • 为不完整的 AXI4-Stream 输入流添加信号（如 TLAST），确保下游模块兼容性。
    • 适用于 SoC 系统中不同 IP 核的互联。

  4. 数据打包：

    • 使用 TLAST 计数器将连续数据流打包为固定长度的数据包。
    • 适用于网络数据包处理或通信系统。

  5. 调试与验证：

    • 简化信号集以便于调试，或添加信号以适配验证工具。
    • 配合 AXI4-Stream Protocol Checker IP（PG145）使用，确保协议合规性。

注意事项

  1. 信号丢失风险：

    • 删除信号（如 TSTRB、TKEEP）可能导致数据丢失，需充分理解有效负载内容
    • 在配置前，确认下游模块对信号的依赖性。

  2. REMAP 配置：

    • REMAP 字符串需精确匹配信号宽度，例如 TUSER_REMAP=tuser[0:0] 表示提取 1 位，错误配置可能导致仿真错误。
    • 使用 Vivado 的配置 GUI 验证 REMAP 规则。

  3. 背压管理：

    • 由于无缓冲机制，背压直接传递，需确保下游设备的 TREADY 信号及时响应。
    • 若需缓冲，建议配合 AXI4-Stream Data FIFO IP 使用

  4. 时钟域限制：

    • 该 IP 核仅支持单一时钟域（ACLK），如需跨时钟域传输，需配合 AXI4-Stream Clock Converter IP 使用
    • 确保 ACLK 满足上下游模块的时序要求。

  5. 复位同步：

    • 确保 ARESETn 信号在 ACLK 时钟域内正确同步，推荐使用异步复位同步释放机制。
    • 复位期间，TREADY 和 TVALID 需置低至少 8 个时钟周期，ARESETn 保持至少 16 个周期

总结

AXI4-Stream Subset Converter IP 是一款灵活且高效的 AXI4-Stream 基础设施 IP 核，专为解决信号集不兼容问题而设计。其支持信号的添加、删除和重新映射，低延迟的组合逻辑设计，以及与 AXI4-Stream 协议的完全兼容性，使其在视频处理、信号处理、网络数据包处理和 SoC 集成等领域具有广泛应用前景。

FPGA设计工具推荐

  • SZ901：
    SZ901 是一款基于XVC协议的FPGA网络下载器。

    • 最高支持53M
    • 支持4路JTAG独立使用
    • 支持端口合并
    • 支持国产FLASH烧写
    • 下载器无限扩展
    • 配备专属程序固化软件，一键烧写，能大大减小程序固化时间！

  • SZ501(PRO_A7)：

    • SZ501 是一款适合初学者FPGA开发板,包含低速高速接口！
    • 双网口(RGMII)
    • 双SFP+
    • DDR
    • UART
    • IIC
AXI4-Stream Interconnect IP核（1）——原理
apple_53311083的博客
03-27 2772
AXI4-Stream Interconnect 是复杂片上系统（SoC）和现场可编程门阵列（FPGA）应用设计中的关键组件，它负责在系统内部不同模块之间路由数据流。AXI4-Stream协议是ARM引入的AMBA（高级微控制器总线架构）规范中的AXI（高级可扩展接口）家族的一部分。AXI4-Stream专为高速、单向数据传输而设计，用于主从组件间的数据传输，无需地址。
fpga学习——zynq图像处理中的DVP流接口封装
weixin_41895751的博客
01-22 4304
之前文章介绍了基于zynq的图像处理架构问题。其中，作为开发者，需要重点关注图像传感器接口、处理算法、显示接口，这些模块。现在我们一同学习用于视频数据接口的DVP模块，并将其封装成AXI-stream接口便于直接和VDMA IP通信。 DVP_AXI stream IP v1.0使用说明 1.设计概述 •用于cmos传感器视频数据采集，将cmos输出的8位视频数据拼接成RGB 565模式 •AXI_stream主机接口，用于和PS端内存的数据交互 •基于vivado 18.3软件设计 2.模块分析
AXI4-Stream Subset Converter IP核
weixin_49477253的博客
12-19 1969
今天工程中看到了这个IP核，看了一些介绍和手册，做一下翻译工作！
AXI协议(六) Axi-Stream接入实例及小总结
今日你学左米啊
08-28 7685
AXI协议(六) Axi-Stream接入实例及小总结 在这节中，你将可能看到： 一个普通的摄像头接口介绍 摄像头数据转AXI-Stream的接入实例 关于AXI4协议暂时性的总结 文章目录AXI协议(六) Axi-Stream接入实例及小总结文前声明普通摄像头的硬件模块基本思路和问题实现思路问题解决思路代码解析像素格式对齐将同步位和像素数据转成axis的"初步格式"加入异步fifo加点魔法AXI4简要总结小结 文前声明 本文所举例来自黑金的ov5640摄像头驱动代码，开发板是zynq系列的，本文仅
AXI4-Stream Clock Converter IP
最新发布
dong6016的博客
06-13 293
1.FIFO模式下，输入和输出的频率不需要严格匹配，建议的是out_clk_freq >= 0.75*in_clk_req,避免FIFO溢出。2.寄存器管道模式register slice要求输入和输出时钟频率要接近，以确保数据同步的可靠性；1.没有专门对AXI4-Stream Clock Converter IP说明的文档；1.FIFO深度需根据数据突发长度和时钟频率差选择,过小的深度可能导致背压或数据丢失；1.用于stream数据流再不同的时钟域之间的可靠性传输；2.支持跨时钟域的场景；
AXI4-Stream Data Width Converter模块的使用
w1290027的博客
01-05 1万+
Data Width Converter模块的使用： Data Width Converter模块用来改变数据输入输出位宽大小，共写入256bit数据，读取32bit数据时从低位依次读出。 上图为AXI4-Stream Data Width Converter的IP核参数配置，输入数据32bytes，输出4bytes。 从仿真结果可以看出，s_axis_tvalid信号为高，当s_axis_tready拉高后，开始写入数据，同时m_axis_tvalid被拉高，当m_axis_tready与m_axis_t
基于ZYNQ UltraScale+ MPSoC 实现 MIPI数据接收+VDMA传输到DDR+UDP协议发送数据包
sheng_gao的博客
08-30 9833
参考文档： pg201-zynq-ultrascale-plus-processing-system pg232-mipi-csi2-rx pg020-axi-vdma 其他IP核的产品手册，请自行在DocNav中查阅 基于设备： FPGA芯片：xazu3eg 开发板：百度EdgeBoard，有MIPI CSI 视频接口，千兆以太网，2GB的DDR Vivado硬件工程建立： 底层硬件全部由Xilinx官方IP核搭建而成。主要的IP核有 ...
状态机专题学习（2）——AXI4-Stream
danxutj的博客
06-18 495
AXI4-Stream状态机
axi4-stream subset converter配置
01-07
AXI4-Stream Subset Converter 是用于在不同宽度的数据流之间进行无缝转换的关键组件之一[^2]。此IP核允许设计者调整数据总线的位宽，从而实现灵活的设计需求。 #### 配置 AXI4-Stream 子集转换器的方法 为了正确...
AXI4-Stream Subset Converter
04-01
引用[1]提到AXI4-Stream Subset Converter是用于不同协议子集之间转换的组件，属于数字通信系统的一部分，并在FPGA和ASIC设计中应用广泛。这可能涉及到如何配置和使用该IP核，但用户可能需要更多具体细节。 引用[2]...
axi4-stream data width converter
03-19
用户提到的引用内容中有提到使用AXI4-Stream Subset Converter来转换数据流位宽，比如将16位扩充为32位以便VDMA搬运。这说明转换器需要处理数据宽度不匹配的情况，可能需要缓冲区和状态机来控制数据的拼接或拆分。...
Xilinx系列FPGA纯VHDL代码解码MIPI视频+图像缩放，基于OV5640摄像头实现，提供3套工程源码和技术支持
qq_41667729的博客
09-13 1469
Xilinx系列FPGA纯VHDL代码解码MIPI视频+图像缩放，基于OV5640摄像头实现，提供3套工程源码和技术支持
zynq 7000 的HDMI 显示实验
热门推荐
曾立文的博客
01-29 1万+
用了很多年的zynq 7000，一直就没做hdmi 显示实验。前几天终于做了这个实验，也就做一个总结。 我的实验是在微相的z7r-lite下根据他们的教程完成的。平台是windows 10 , Vivado 2018.3。如果硬件设计不一样，主要是替换rgb2dvi 模块和gpio 中断部分。 工程资料下载， 链接：https://pan.baidu.com/s/11-RLOYtl1AyxcQ_XGbw2YQ 提取码：zvnc 这个下载里里三个文件，一个hdmi_out 全工程67M，下了这个就..
Xilinx DMA的几种方式与架构
Hello-FPGA
10-26 2561
Xilinx DMA的几种方式与架构
FPGA AXI4-Stream Interconnect 通道切换操作过程
qudunan6468的博客
09-16 2446
FPGA AXI4-Stream Interconnect 通道切换操作过程
Xilinx Video IP（六）——AXI4-Stream to Video Out
slyywd的博客
07-29 2295
在Xilinx FPGA内部，我们使用AXIS进行视频流的传输和处理，当我们需要将AXIS视频流转换为常见的同步信号加视频数据格式时会用到AXI4-Stream to Video Out。通常会结合VTC提供的时序信号使用。此IP核支持两种时序模式，从时序模式下IP核会通过控制VTC的时钟使能信号来控制VTC核AXIS间的相位，达到低延迟的效果。主时序模式时，输入时序不受IP核控制。通常使用从时序模式，这种情况下的延时低、使用的缓存小。
《深入理解AXI4协议：从入门到实践》 -- 第七篇：AXI4-Lite与AXI4-Stream
GateWorld的博客
05-12 1455
AXI4协议针对不同场景提供了两个关键子协议： **AXI4-Lite** （轻量级控制）和 **AXI4-Stream** （流式数据传输）。本篇深入对比它们的特性、接口设计及应用场景，帮助读者灵活选择适配方案。
[AXIS] AXI4-Stream Infrastructure
S&Z3463的博客
05-11 879
数据流调整数据宽度转换（Data Width Converter）、信号子集处理（Subset Converter）。确保上下游模块的接口兼容性。数据流缓冲数据缓冲（Data FIFO）、突发吸收、背压管理。平滑数据流，适应速率差异。时钟域管理跨时钟域传输（Clock Converter、Data FIFO）。支持异步时钟域，确保数据同步。数据流分发与合并数据分发（Broadcaster）、数据合并（Combiner）。支持多路输入/输出场景，如视频流或信号处理。时序优化。
AXI 协议
yundanfengqing_nuc的专栏
03-24 1662
XI 协议主要描述了主设备和从设备之间的数据传输方式，主设备和从设备之间通过握手信 号建立连接。当从设备准备好接收数据时，会发出 READY 信号。当主设备的数据准备好时， 会 发出和维持 VALID 信号，表示数据有效。数据只有在 VALID 和 READY 信号都有效的时候才开始 传输。当这两个信号持续保持有效，主设备会继续传输下一个数据。主设备可以撤销 VALID 信 号，或者从设备撤销 R...
评论
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值