[RF] FIR

💻 Xilinx FIR Compiler LogiCORE IP 产品指南 (PG149)

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🎯 一、核心概述 (Core Overview)

• IP 名称： FIR Compiler LogiCORE IP
• 功能： 用于高效实现有限脉冲响应 (Finite Impulse Response, FIR) 滤波器。
• 架构： 利用 Xilinx FPGA 强大的 DSP Slice (数字信号处理单元) 资源，实现高性能、高精度、低延迟的滤波功能。
• 主要应用： 抽取/插值滤波器、信道选择滤波器、波形成形、均衡器等。

✨ 二、主要特性与设计灵活性 (Features & Design Flexibility)

特性	描述	优势
滤波器结构	支持单速率 (Single-Rate)、抽取 (Decimation) 和插值 (Interpolation) 结构。	满足多种信号处理需求。
系数对称性	自动识别对称 (Symmetric) 或反对称 (Antisymmetric) 结构，优化 DSP Slice 使用，节省资源。	资源效率高，速度快。
系数配置	可选择固定 (Fixed) 系数或可重载 (Reloadable) 系数，支持自适应滤波。	运行时可编程，增强灵活性。
时分复用 (TDM)	支持多相 (Polyphase) 结构和 TDM，实现多通道或高采样率应用。	提高 DSP Slice 利用率。
性能优化	流水线 (Pipelining) 深度可调，用于权衡吞吐量、延迟和资源使用。	轻松满足时序要求。
接口	支持 AXI4-Stream 接口，方便与 Xilinx 生态系统中的其他 IP 集成。	易于集成和系统级设计。

🔧 三、工作原理与结构 (Operation Principle & Structure)

FIR 滤波器的输出 $y[n]$ 是当前和过去的输入样本 $x[k]$ 与滤波器系数 $h[n-k]$ 的乘积之和：

$$y[n]=\sum _{k=0}^{N-1}h[k]\cdot x[n-k]$$

其中 $N$ 是滤波器阶数（或抽头数）。

核心实现结构：

1. Systolic (脉动) 结构： 高性能、高吞吐量，使用大量 DSP Slice，延迟适中。
2. Transposed (转置) 结构： 低延迟，适用于低阶滤波器或某些抽取/插值结构。
3. Partially Serial (部分串行) 结构： 节省资源，通过时分复用少量 DSP Slice，以牺牲一些吞吐量为代价。

⚙️ 四、关键配置选项 (Key Configuration Parameters)

在 Vivado IP Customizer 中配置 FIR Compiler 时，需要关注以下关键参数：

参数名称	描述	配置选项
Filter Type	滤波器功能类型。	Single-Rate / Interpolation / Decimation
Number of Taps	滤波器抽头数 $N$。	决定滤波器的陡峭度。
Coefficient Source	系数来源。	Fixed / Reloadable from Port
Coefficient Quantization	系数量化位数。	决定滤波器的精度和资源使用。
Input/Output Data Width	输入和输出数据的位宽。	匹配系统 DAC/ADC 或其他数据流位宽。
Resource Optimization	优化目标。	Area (面积/资源) / Speed (速度/吞吐量)
Sample Period (Single-Rate)	单速率模式下的输入采样周期。	用于计算所需的 DSP Slice 数量。
Symmetry Option	指定系数是否具有对称性。	Symmetric / Anti-Symmetric / Arbitrary

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💡 五、配置示例 (Configuration Example)

假设我们的设计目标是在一个 SDR 系统中实现一个可重载系数的 4 倍插值滤波器。

参数 (Vivado IP Customizer 标签)	设置值	说明
Filter Type	Interpolation (插值)	实现 4 倍上采样。
Interpolation Rate	4	插值系数 $L=4$。
Number of Taps	48	假设滤波器阶数为 48 抽头。
Coefficient Source	Reloadable from Port	允许在运行时通过接口修改滤波器响应，用于自适应或切换通道。
Data Width (Input/Output)	16 bits / 24 bits	输入 16 位精度，内部处理和输出 24 位精度以减少量化噪声。
Resource Optimization	Area (面积)	优先考虑使用最少的 DSP Slice。
Structure	Partially Serial	采用部分串行结构，进一步节省资源。

结果接口 (Reloadable 模式):

当系数可重载时，IP 会暴露额外的配置端口：

信号名称	方向	功能描述
S_AXIS_DATA	Input	AXI4-Stream 输入数据样本。
M_AXIS_DATA	Output	AXI4-Stream 插值后的输出数据样本。
S_CONFIG_DATA	Input	写入新的滤波器系数数据。
S_CONFIG_VALID	Input	告知 IP 核开始接收系数。