Vivado综合running时间太长

最新推荐文章于 2025-10-02 00:01:33 发布
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#fpga开发

本文介绍了如何通过新建工程、导入原文件并重新综合来解决'PIDnotspecified'警告问题，适用于软件开发人员遇到的日志解析问题。

cancel后查看log日志，出现警告warnning:PID not specified，解决办法：
新建一个工程，导入原工程源文件，重新进行综合，就可以了。

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关注
Vivado 工程长时间编译的原因分析与解决方案
TechGlide的博客
08-07 3574
Vivado 工程长时间编译的原因分析与解决方案在进行 FPGA 开发过程中，Vivado 是一款常用的综合工具，但是随着项目的复杂度和规模增大，编译时间也会变得越来越长。本文将对 Vivado 工程编译时间过长的原因进行总结，并提供相应的解决方案，旨在帮助工程师提高 FPGA 开发的效率。
Vivado开发技巧
Starry__的博客
06-26 7069
Vivado是Xilinx系列FPGA开发环境。本文记载收录了各种vivado工具的使用方法。
vivado综合时间太久怎么办
masherll的博客
04-26 4823
总结：综合时间长首先需要排除代码是否有问题，然后通过重建工程看是否可以缩减综合时间，实在不行就看xdc是否有太多无用语句并删除（为什么放最后使用，因为你删除一些set false后，下次实现会话费很多时间，并需要重新设置set false）。2、发现了xdc文件中有几万行约束语句（做了很多次迭代约束），删掉所有没有用的语句，运行综合花了16分钟，可以接受。我自己有个工程综合要花5个小时，代码没问题，但是资源使用不超过50%，就离谱。1、重建工程，没有，综合还是要花5个多小时;
Running synth_design卡死
最新发布
one_life_miss的博客
10-02 187
我这个是完成的，异常情况是一直无法complete且没有致命错误。
VIVADO 综合优化掉模块或者综合太长的原因
aaa23d1的博客
11-09 7353
VIVADO 综合优化掉模块或者综合太长的原因
vivado hls 综合时间过长可能的原因之一
qq_41948819的博客
06-20 6215
最近在学习用vivado hls做图像处理，在卷积，膨胀等操作时往往会用到Linebuffer和windows来做几行图像的缓存。但是如果windows设置的过大就会导致综合时间过长，我设置的是12*188就综合了两小时没通过，所以说图像缓存还是要用Linebuffer。 目前分析是window的directive：#pragma HLS ARRAY_PARTITION variable=...
关于vivado18.3工程分析综合长时间无进度
m0_62969668的博客
10-30 1878
在原来工程改了一下代码，重新综合时，发现进度条一直为0，对代码进行还原后还是不行，查看log窗口的进度信息，是空白的，把分析综合取消，重新综合问题还是没解决，发现电脑上已关闭360杀毒软件，把电脑重启后，重新打开vivado18.3,问题解决，综合正常。
vivado出现编译失败以及长时间route不结束问题解决
热门推荐
timewh的专栏
04-25 2万+
vivado有时工程用着用着出现莫名的长时route不停止也不报错问题，本来最多需要一个小时的工程数个小时也没有结果，这个时候可以尝试新建一个工程把原设计（.bd/.v）文件（说明）、约束文件（.xdc）拷贝过来重新编译即可。这个问题我在vivado2018.3版本遇到多次，通过新建工程的方法可以完成bit生成说明工程本身并没有问题，而是软件自身存在bug。 这个方法同样可以用来解决一些...
vivado综合时卡在 Running place
09-17
嗯，用户正在询问Vivado综合过程中卡在"Running place"阶段的解决方案。从用户的描述来看，ta遇到了布局阶段停滞的问题，这确实是个常见痛点。用户引用了三篇站内文档，其中关于place_design命令和ECO流程的内容特别...
vivado运行到running place design 报错，但是没有错误信息
04-18
好的，我现在需要解决用户提到的Vivado在“running place design”阶段出现无错误信息报错的问题。用户提到的是无错误信息，但流程卡住或中断，这种情况可能比较复杂，因为没有明确的错误提示。我需要先回忆一下常见...
vivado在编译的Running route_design环节护额非很多时间，有哪些方案进行优化代码缩短该环节的编译时间
07-05
- 通过`shared`属性标记可复用模块（Vivado综合指令） 3. **控制扇出** - 高扇出信号（时钟/复位/使能）手动插入BUFG/BUFH - 设置`MAX_FANOUT`约束（XDC文件）： ```tcl set_property MAX_FANOUT 32 [get_nets...
vivado synthesis 一直卡在running synth_design
04-03
### Vivado Synthesis 阶段卡在 Running Synth_design 的解决方案 当 Vivado 在合成阶段卡在 `Running synth_design` 时，可能是由于多种原因引起的。以下是可能的原因分析以及对应的解决方法： #### 可能原因及...
Vivado跑implementation过程中卡死在opt_design
qq_46284844的博客
02-17 8615
Vivado进行implementation过程中卡死在opt_design
Vivado生成bitstream被挂起在 running multiple block runs
liuhandd的博客
03-17 5443
问题经过 前段时间在电脑里面下载了两个版本的vivado,2016.4与2018.3。后来只要运行有block design的工程就会被挂起在running multiple block runs ,运行简单的RTL程序就会被挂起在synthesis. 查看后台，发现CPU占用率很低，想到应该是杀毒软件拦截了。 解决方式 1.彻底关闭windows 安全管家 ...
关于Windows vivado综合卡死的问题
weixin_41887299的博客
06-02 9399
在综合一个比较简单的工程时发现，在做了些许改动之后（添加了ila），发现综合长时间卡死在第一步（running synth_design）
xilinx的vivado工具综合一直转圈圈，卡死后如何解决？
小灰灰的FPGA的博客
12-20 6650
vivado业界内好用的EDA工具,也会出现各种各样的bug，莫名其妙，验证影响开发工作。在综合过程中，出现综合一直转圈圈，时间过去很久竟然还在synth综合。也就是图中的bug。从11点31开始synth，结果发现过去4分钟，还是一直转圈圈，此时卡死后，需要采用一定的方法进行解决。很多人尝试关闭工程，重新打开，仍然是这个bug，甚至有的人重新建工程，重装vivado软件，耗时又耗费精力。个人看法是在PC的缓存重新开辟内存，跑vivado的综合布线策略，其实就是完全摆脱以前的综合布线生成bit的路径。
关于Vivado在添加ila之后，生成电路和跑综合（Synthesis）的时间都增加了好几倍的问题。
qq_43562385的博客
03-19 1335
捕捉信号位宽不匹配的问题后，再综合好像快一些了，具体原理还不知道。看到有的同类型的帖子，盲猜是中间不匹配的信号太多会造成综合时大量的冗余计算导致的。后面查看到Message里面的warning，发现与之前可运行的工程相比warning相比实在太多了，几个增加到600多个，于是开始改错。这几天在一个修改过N次的工程上做了下调整，增加了一个小模块和ila模块。然后综合阶段基本卡死，没有语法错误这类问题。最后没办法，使用备份的文件重建工程，但是不加ila就没问题了，具体原因仍然不明，希望能跟其他同学交流。
【vivado】优化时序， 跑多轮place_design，phys_opt_design
oldmoney
01-17 1190
【代码】【vivado】优化时序， 跑多轮place_design，phys_opt_design。
Vivado 仿真总时长不够问题解决
pengfirefire的博客
08-18 5452
1、左边框simulation，邮件进入simulation settings，有一个仿真时间相关的设置，在里面进行修改，将默认的1000ns修改为其他时间。2、仿真完成一次之后，发现时间最多只到了1000ns，这个时候点击上边框的类似于播放按钮，run all那个按钮，增加仿真总时长。
评论 1
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