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RSS订阅原创 关于Vivado在添加ila之后，生成电路和跑综合（Synthesis）的时间都增加了好几倍的问题。
捕捉信号位宽不匹配的问题后，再综合好像快一些了，具体原理还不知道。看到有的同类型的帖子，盲猜是中间不匹配的信号太多会造成综合时大量的冗余计算导致的。后面查看到Message里面的warning，发现与之前可运行的工程相比warning相比实在太多了，几个增加到600多个，于是开始改错。这几天在一个修改过N次的工程上做了下调整，增加了一个小模块和ila模块。然后综合阶段基本卡死，没有语法错误这类问题。最后没办法，使用备份的文件重建工程，但是不加ila就没问题了，具体原因仍然不明，希望能跟其他同学交流。
2024-03-19 15:48:54
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原创 Unable to checkout a viewer license necessary for use of the Modelsimgraphical user interface 问题解决方案
出现Unable to checkout a viewer license necessary for use of the Modelsimgraphical user interface . Vsim is closing问题解决方案
2023-08-10 12:56:06
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原创 关于matlab重装后文件无法打开的问题
重装matlab之后不知道是因为版本问题还是路径什么的，以前的文件突然无法打开了，连文件类型都变成了没见过的MATLAB Code。找到了这个方法：
2022-11-14 17:49:43
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原创 操作性的练习（test）
一、 到 主要是做好引脚约束（ucf中）就可以解决二、NET "CLK" LOC = C8; //同样是CLK引脚不知道为什么C9时钟无效，C8就可以NET "RST" LOC = "G12";//这些" "双引号，都是可有可无的NET "LED<0>" LOC = M5;NET "LED<1>" LOC = M11;NET LED<2> LOC = "P7";NET LED<3> LOC = "...
2022-04-08 15:31:01
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原创 HDLBits上一些有价值的题目
Problem 117 3.2.4.3 Conway's Game of Life 16x16（Conwaylife）进入一个漫长的状态机栏目，我们将讨论多道学习状态机的题目。图中是一个有两个状态的摩尔型状态机。有一个输入信号与一个输出信号。本题中需要实现图中的状态机，注意复位后状态为 B，复位采用异步复位。...
2022-04-04 11:12:34
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原创 串口通信笔记
initial begin // Initialize Inputs clk = 0; reset_n = 0; Data = 0; send_en = 0; Baud_set = 4; #201; #100 Data = 8'h57; send_en = 1; #20; @(posedge Tx_done); //Tx_done变化（到）后才执行下面的语句，不到就死循环上面的语句 /..
2022-03-19 10:36:11
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原创 Problem 64 (3.1.2.5)————Problem 114 (3.2.3.9 3-input LUT)
Problem 64 (3.1.2.5)256-to-1 4bit multiplexer（Mux256to1v）module top_module( input [1023:0] in, input [7:0] sel, output [3:0] out ); assign out = in[sel * 4 +: 4]; //second way //assign out = {in[sel * 4 + 3], in[sel ...
2022-03-15 10:44:11
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原创 Problem 40 ||小梅哥（时序逻辑计数器）
Problem 40 Combinational for-loop: 255-bit population count 设计电路来计算输入矢量中 ’1‘ 的个数，题目要求建立一个255bit输入的矢量来判断输入中 ’1‘ 的个数。module top_module( input [254:0] in, output [7:0] out ); always@(in)begin out = 'd0; for(int i = 0; i <
2022-03-13 11:30:10
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原创 Problem29-------36 || 小梅哥笔记（38译码器）
Problem 29: Always blocks(clocked) (Alwaysblock2)对于硬件综合来说，存在两种always块：组合逻辑：always @(*)时序逻辑：always @(posedge clk)阻塞性赋值和非阻塞性赋值在Verilog中有以下三种赋值方法：连续赋值(assign x=y;)：不能在过程块内使用；过程阻塞性赋值(x=y;)：只能在过程块中使用；过程费阻塞性复制(x<=y)：只能在过程块内使用。在组合always块中，使..
2022-03-01 16:07:00
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原创 Problem18 2.2.9————Problem 22 2.3.4
Problem182.2.9 More replication（Vector5）现在要求你构建一个电路，将一个 8bit 有符号数扩展为 32bit 数。out[24] = ~a ^ a; // a == a, so out[24] is always 1.out[23] = ~a ^ b;out[22] = ~a ^ c;...out[ 1] = ~e ^ d;out[ 0] = ~e ^ e;根据上图，这题使用位连接符和重复操作符是再舒服不过了。module top_
2022-02-17 17:32:01
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原创 HDLBits学习笔记
Problem10——Vectorsmodule top_module( input [2:0] vec, output [2:0] outv, output o2, output o1, output o0); assign outv = vec; // This is ok too: assign {o2, o1, o0} = vec; assign o0 = vec[0]; assign o1 = vec[1]; assign o2 = vec[2]; end.
2022-02-15 20:50:45
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原创 tf-gpu + cuda + cudnn 环境搭建
首先是3者以及python的版本关系，如下图如果是用anaconda搭建环境建议在conda的命令行界面（Anaconda Prompt）下载这3个（楼主去官网手动下载CUDA和CUDnn，结果和conda里的环境一直连接不上，各种重装搬运都是血泪史啊）前面两句话是搭房子应该不用说了，后面三句话就是安装cuda、cudnn、tf-gpu最好按顺序来，可能我最开始几次安不上去也有先安装tensorflow-gpu后安装cuda的原因conda create -n py36 python=3.
2021-11-21 12:28:19
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原创 Python安装库（非命令行界面）
通过路径【File】→【Settings】→【Project】→【Project Interpreter】来到我们配置Python环境的界面。这里的库信息一般要加载一下才会出来，点击图中的加号。加载出下面的界面，可能需要加载一小会。随后在左侧列表中找需要的库文件，点击【instal package】如果需要勾选【Specify version】后可以在右边选择需要的版本。...
2021-09-20 16:02:38
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空空如也
vivado上设计的相同模块，在流水线中不同位置资源量明显不同
2022-10-12
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