Verilog---Procedures

最新推荐文章于 2025-11-24 20:52:15 发布

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最新推荐文章于 2025-11-24 20:52:15 发布 · 259 阅读

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#笔记 #fpga开发

这篇文章详细介绍了Verilog语言中Alwaysblocks的不同用法，包括无时钟的组合逻辑、带时钟的同步组合及异步组合、if语句、latch的使用、case和priorityencoder结构，以及如何避免不必要的latches。

1.Always blocks(combinational)

module top_module(
    input a, 
    input b,
    output wire out_assign,
    output reg out_alwaysblock
);

    assign out_assign=a&b;
    always@(*)
        begin
           out_alwaysblock=a&b; 
        end
    
endmodule

2.Always blocks(clocked)

module top_module(
    input clk,
    input a,
    input b,
    output wire out_assign,
    output reg out_always_comb,
    output reg out_always_ff   );
    
    assign out_assign=a^b;
    always@(*)
        begin
           out_always_comb=a^b;
        end
    
    always@(posedge clk)
        
        out_always_ff<=a^b;
        

endmodule

3.if statement

module top_module(
    input a,
    input b,
    input sel_b1,
    input sel_b2,
    output wire out_assign,
    output reg out_always   ); 
    
    assign out_assign = (sel_b1 & sel_b2) ? b : a;