【数字芯片前端】STA时序分析的小练习1

最新推荐文章于 2025-03-16 00:27:36 发布
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分类专栏： 芯片前端面经 尼德兰的喵全内容专栏 文章标签： verilog IC design 时序 setup time hold time
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本文是关于数字芯片设计中时序分析的一次小练习，主要探讨了setup time和hold time的相关条件。通过设定D1上升沿为0时刻，分析D2寄存器的时序关系，得出setup和hold time的满足条件，并介绍了如何计算setup slack和hold slack。

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前言

最近又从验证岗转回设计岗，对设计方向的东西关注又变多了。最近想把之前看过的一些小知识和电路归纳下，以备万一。

继续上次的这两个题来写一写，哈哈起始就是引个流。

setup time的一些思考点

hold time的一些思考点

这次的题目是偶然看到的，楞凭着小脑袋瓜记了住，分享一下。

题目

电路图如上所示，时钟周期为Tcyc，其他时序信息已在途中标注，已知两个寄存器是相同规格器件，那么求解寄存器的setup time和hold time要满足的条件。

分析

要确定满足的关系呢，我发现必须得定一个0时刻，这样后面分析起来都会顺很多，那么就定D1上升沿时刻为0时刻。

之后观察D2寄存器：

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