systemverilog 语法

本文介绍了SystemVerilog中控制随机变量和约束有效性的两个关键方法:rand_mode()和constraint_mode()。rand_mode()允许程序员禁用或启用随机变量,避免它们在randomize()中被随机化。而constraint_mode()则用于控制约束的活动状态,使其在randomize()过程中被考虑或忽略。这两个内建方法对于精细化的随机化逻辑控制至关重要。

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1.fork join

 

 

 

 

 

 

 

 

 

 

2.使用rand_mode()禁止随机变量

rand_mode()方法能用于控制随机变量是否有效。当一个随机变量是被禁止的时候,如同没有被声明为rand或者randc一样。无效变量不会被randomize()方法随机化,它们的值等同非随机变量,也称为状态变量。所有的随机变量初始都是有效、使能的。

rand_mode()方法的语法如下所示:

  task object[.random_variable]::rand_mode( bit on_off );
  

或者:

  function int object.random_variable::rand_mode();
  

object为指向定义了随机变量的对象的指针的任意表达式。

random_variable为操作随机变量的名称。假如没有指定(只在作为task调用时允许),将作用到指定对象内所有的随机变量。

当作为任务调用时,rand_mode方法的输入参数决定执行的操作行为如 表.18-1 所示。

表 18.1. rand_mode参数表
取值 意义 描述
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