【system verilog for design】verilog 1995/2001/system verilog标准语法的一些演进

尼德兰的喵

于 2021-07-06 22:42:36 发布

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分类专栏：芯片前端设计芯片前端验证电路设计基础知识文章标签： systemverilog

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本文概述了Verilog从1995到2001标准的演进，再到SystemVerilog IEEE 1800的变革。Verilog-1995奠定了设计基础，而Verilog-2001引入了C风格接口和多维数组等。SystemVerilog在设计抽象和验证方面有了显著提升，如interface、packed struct、covergroup、assert及随机化等功能，极大地推动了RTL代码的可读性和验证方法学的发展。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

前言

最近在学习一些verilog/system verilog for design的基础知识，觉得有些东西总结总结还是挺好的，毕竟好记性不如烂键盘；

正文开始

verilog有1995和2001两个标准，之后便合入到system verilog标准中了，因此结合最近看的课总结一下语法的演进；

verilog-1995

module	parameter	function	task	always @
assign	wire	reg	+ = * /	% << >>
$finish	$fopen	$fclose	$display	$write
$monitor	`define	`ifdef `else `endif	`include	`timescale
initial	disable	events<