mikiah的专栏

1.Architectural and electrical specification.2. RTL coding in HDL.3. DFT memory BIST insertion, for designs containing memory elements.

1.一个数字系统一般包括控制部分和数据路径部分。控制部分负责与外部事件交互；数据路径部分用于数据处理（计算等）和传输。所以时序电路就可以划分为控制部分和数据处理部分。2.许多数据路径包括算术单元如ALU，加法器，乘法器，移位，数字信号处理，等。。数据路径由计算资源、传输数据等组成。控制单元协调、同步数据路径的操作。控制单元产生load,read,clear,shift信号控制数据路径中的寄存器

1.1 EETOP版主面试问题001）Why power stripes routed in the top metal layers?为什么电源走线选用最上面的金属层？因为顶层金属通常比较厚，可以通过较大的电流1.高层更适合globalrouting.低层使用率比较高，用来做power的话会占用一些有用的资源，比如std cell 通常是m1 Pin 。2. EM能力

综合的注意事项Q1.1 需要fix hold吗？不需要，hold交由后端去做就好了。所以综合时，不需要读入min.lib，不用设wc_bc等复杂的选项Q1.2 综合出来的网表如何验证？如RTL做形式验证gate-sim （网表仿真）。不要用延迟。不需要从DC输出SDF，因为那个根本不准，而且它也无法保证没有hold违反 Q1.3 如何让DC自动插入clock

1.版图的面积通常由金属导线决定，晶体管只不过是填充在导线下面的“小配角”。2.假如导线宽度为4λ，与他相离的导线间距也是4λ，那么布线通道的pitch就是8λ，足够可以在这个picth中放置一个晶体管。因此，通过统计金属布线通道的数目并将它乘以8λ，来预估一个单元的高度和宽度是很合理的。3.电源线和地线常称为电源轨线。多晶硅线垂直走线形成晶体管的栅。单元内部的金属导线将各个晶体管合适

1.长沟道晶体管I-V特性NMOS和PMOS管中电子和空穴迁移率之比通常为2~3。2.简化的MOS电容模型a：MOS管的栅极是个良好的电容，必须要有这个电容来吸引电荷使沟道反型，因此为得到大的Ids需要有大的栅电容Cg。Cg为一个顶部为栅，底部为沟道的的平行板电容。又因为当晶体管导通时，沟道从源开始延伸，因此我们常常把栅电容近似成它的一端处在源极上而称为Cgs。b：

1.一些时间的定义传播时间和污染时间也称为最大延时和最小延时。对一个节点充电或放电的门称为驱动器，而被驱动的门和导线称为负载（load）。传播延时通常是我们最关心的数值，它常常被简称为延时（delay）。2.RC延迟模型a：等效电阻b：RC模型3.Elmore延时

1.功耗来源CMOS电路中的功耗来自两个部分：a：动态功耗：（1）当门翻转时充电放电负载电容（2）当PMOS管和NMOS管的串并联结构都部分导通时的“短路”电流。b：静态功耗：（1）流过截至晶体管的亚阈值泄漏电流（subthreshold leakage）。（2）流过栅介质的泄漏电流（gate leakage）。（3）源/漏扩散区的P-N结泄漏电流（junction

1.导线的几何尺寸宽度和间距的和称为导线的节距（pitch）--（w+s）。厚度与宽度的比t/w称为高宽比（aspect ratio）。65nm工艺一般有8~10层金属层。顶层金属通常用于分布电源和时钟，因为它具有最低的电阻。2.互连线建模L模型是较差的选择，因为它需要大量的小段才能得到精确的结果。π模型要好得多，三段就足以给出精确到3%的结果。T模

1.扰动三个来源：（1）工艺扰动（2）电源电压（3）工作温度这三个扰动又称为PVT。你的目标是必须设计一个电路使它在这三个参数的所有的极端情况下都能可靠工作。电源电压除随时间变化外还在整个芯片上变化。随温度上升，漏极电流下降。工艺扰动：对于器件，最主要的扰动是沟道长度L和阈值电压Vt。沟道长度扰动是由光刻邻近效应、光学偏差及等离子刻蚀影响引起的。阈值电压

1.最大延时约束如果组合逻辑的延时太大，那么接收元件因没有充分的建立时间而将采样错误的数值，这称为建立时间失效（setup time failure）或最大延时失效（max-delay failure）。它可以通过重新设计逻辑使逻辑速度加快或通过加长时钟周期来解决。2.最小延时约束如果寄存器的保持时间很大而污染延时很小，那么数据有可能错误地在同一时钟沿连续传播通过前后两个时序元

IC芯片中金属线或者多晶硅(polysilicon)等导体，就象是一根根天线，当有游离的电荷时，这些“天线”便会将它们收集起来，天线越长，收集的电荷也就越多，当电荷足够多时，就会放电。      IC现代工艺中经常使用的一种方法是离子刻蚀（plasma etching），这种方法就是将物质高度电离并保持一定的能量，然后将这种物质刻蚀在晶圆上，从而形成某一层。理论上，打入晶圆的离子总的对外电性应

IR压降（IR-Drop） IR压降是指出现在集成电路中电源和地网络上电压下降或升高的一种现象。随着半导体工艺的演进金属互连线的宽度越来越窄，导致它的电阻值上升，所以在整个芯片范围内将存在一定的IR压降。IR压降的大小决定于从电源PAD到所计算的逻辑门单元之间的等效电阻的大小SoC设计中的每一个逻辑门单元的电流都会对设计中的其它逻辑门单元造成不同程度的IR压降。如果连接到金属连线上的逻

首先声明本文所讲的范围，在这篇文章中，是采用synopsys的设计流程，对数字电路进行功耗分析，生成功耗分析报告的流程。分析的对象是逻辑综合之后布局布线之前的功耗分析，以及布局布线之后的功耗分析。  Synopsys做功耗分析使用到的工具是：Primetime PX, PrimeRail。PTPX可以在逻辑综合之后就进行功耗预估。PrimeTimePX是集成在PrimeTime里面的工具，虽然

我已经试过好大次了，各种方法都试了，还是不行啊，试用有的方法登录后，还出现了一大堆报错我刚才用以下命令解决了这个问题^^useradd ouyangpasswd ouyang000000 //以下两行是密码000000mkdir -p /export/home/ouyangchown ouyang /export/home/ouyang //改变目录所有者为ouyang然后

IR drop的危害            因为U=IR,所以IR-drop顾名思义就是压降。其危害有：1。性能（performance）  由管子的Tdelay＝c/u可知，电压降低，门的开关速度越慢，性能越差。 2。功能(function）  实际上在极端的情况下甚至功能也会受影响的。在深亚微米下，如果Power/Ground network做的也很差，然后碰上了很不好的case，

从技术上讲，每作完一个项目/电路设计，或者项目时间比较长，就在一段工作时间之后，好好小结一下最近的工作成绩，我觉得这是很有必要的。根据我个人的体会，可以参照下面的几点去总结。另外我还想说，项目的完成，是公司的获得，股东的收益，而自我的获得和提高，主要是表现在以下几个方面的

+v2kEnables language features in the IEEE 1364-2001 standard.  success报告成功匹配Enables reporting of successful matches, and successes on

注意什么时候用后处理模式，什么时候用交互式模式？ 在初步仿真时使用交互模式，若是调试一个很成熟的设计或者很多人一起做调试这时用后处理模式。后处理模式交互调试能力相对较差，但是通过记录的数据可以观察出其中异常的地方VCS (Verilog Compiler Simulator) i

vcs有三种调试模式：CLI调试模式、VirSim交互调试模式、VirSim后处理模式。启动VirSim交互调试模式有两种方法：1、vcs source.v -RI -line +vcsd +cfgfile+filename或者：2、vcs source.v -I

1.用quartus II创建ROM的步骤：Tool ------- Megawizard plug-in managerm -------memory compiler -------- ROM2.创建ROM时要指定一个.mif文件来初始化ROM。.mif文件格式为：WIDTH=8;DEPTH=2048; ADDRESS_RADIX=HEX;DATA_RADI

（1）反向不归零（NRZ，Non Return Zero）编码　　 反向不归零编码用高电平表示二进制“1”，低电平表示二进制“0”，如下图所示。此码型不宜传输，有以下原因：（a）有直流，一般信道难于传输零频附近的频率分量；（b）收端判决门限与信号功率有关，不方便使用；（G）不能直接用来提取位同步信号，因为在NRZ中不含位同步信号频率成分；（d）要求传输线有一根接地。

1.非接触式IC的概述非接触式IC卡的分类（读写器发射距离）：CICC卡（Close-Couple ICC）PICC卡（Proximity ICC)VICC卡（Vicinity ICC）IC卡读卡器国家标准读写距离CICCCCDISO/IEC  10536紧靠PICCPCDISO/IEC  14443

1..进入下面网站下载http://bbs.eetop.cn/thread-297523-1-1.html2.在自己的主目录下（一般是 /home/用户名）找到 .vim 的隐藏文件夹。3.按照下载的内容里面的readme操作然后，重启 vim 或者 gvim 就可以了。

1.1 移动光标k 提示∶ h 的键位于左边，每次按下就会向左移动。 l 的键位于右边，每次按下就会向右移动。 j j 键看起来很象一支尖端方向朝下的箭头。  1.2 文本删除** 在正常(Normal)模式下，可以按下 x 键来删除光标所在位置的字符。**  1.3 文本插入a或者i1.4 退出 欲退出 vim 编辑器，请输入以下命令放弃所有修改

1.Synopsys Verilog Compiler Simulator is a tool  from Synopsys specifically designed to simulate and debug designs. This tutorial basically describes how to use VCS, simulate averilog description

环境配置首先搭建好vcs和Verdi都能工作的环境，主要有license问题，环境变量的设置。在220实验室的服务器上所有软件的运行环境都是csh。所以，所写的脚本也都是csh的语法。生成波形文件Testbench的编写若想用Verdi观察波形，需要在仿真时生成fsdb文件，而fsdb在vcs或者modelsim中的生成是通过两个系统调用$fsdbDumpfile $fsdbDum

Step 1. Compile the source filesvcs -Mupdate -cm line    +v2k    -sverilog  source.v   tb_source.svThe db/verilog directory contains data files written by VCS about the design such as cm.format_in

function bit [15:0] compute_crc16(const ref logic [7:0] bytes[],                                                input int unsigned    offset = 0,                                                inp

概念：当用等离子刻蚀方法制作与晶体管栅极相连的金属线时，有可能使金属线充电至一个足以使薄栅氧击穿的高电压。这称为等离子引起栅氧破坏，或简称为天线效应。危害：他会增大泄漏，改变阈值电压并降低晶体管的预期寿命。由于较长的导线会积累更多的电荷，因而有可能破坏栅极。天线效应规则：天线规则规定了当没有源或漏可以作为放电元件时能够连致栅极的金属线的最大面积。较大尺寸的栅极可以承受较多的