mikeliang的博客

英国诺丁汉大学（University of Nottingham）电子电器专业VHDL课件，英文资料，谨慎下载，谢谢。

内容概要：本文主要介绍了一种改进传统串口IP设计的方法，即通过增加FIFO（先进先出缓存）来优化串口性能。文中指出，标准的串口IP存在操作复杂、效率低下以及难以与高级总线系统集成的问题。为此，作者提出了在串口IP中加入发送(TX)和接收(RX)两个FIFO的设计方案。新的设计方案不仅简化了数据传输流程，避免了频繁的状态检查和单次传输限制，而且使得串口IP能够更容易地与Xilinx的AXI总线或DSP的EMIF总线等现代处理器总线接口相连接。文章详细列出了原始串口IP和改进后的接口对比，并解释了新接口如何更好地适应处理器总线的要求，从而提高了系统的整体性能和易用性。; 适合人群：硬件工程师、嵌入式开发人员，特别是那些从事通信接口设计和优化工作的专业技术人员。; 使用场景及目标：①希望提高串口通信效率，减少数据丢失风险；②简化串口IP与处理器总线之间的连接难度；③为后续系统扩展提供更好的兼容性和灵活性。; 其他说明：此文档为技术型文档，重点在于实际工程应用中的问题解决和技术实现细节，建议读者具备一定的数字电路和通信协议基础知识，以便更好地理解和应用文中的设计方案。

内容概要：本文记录了一位工程师调试Alinx公司软件无线电射频Zynq UltraScale+RFSoC FPGA开发板的经历。文章详细描述了从尝试原厂提供的demo工程开始，到解决DAC输出频率与设置不匹配问题的全过程。调试过程中，作者通过ILA抓取信号、频谱仪检测DAC输出频率、信号源输入验证ADC采集信号频谱、检查RF Data Converter配置、分析Vitis代码以及最终确认AXI总线时钟频率等一系列步骤，逐步排查并解决了问题。最终发现，问题根源在于Vitis代码中对ADC抽取和DAC插入值的配置未考虑到Sample per AXI4-Stream Cycle的因素。通过对代码进行修正，成功实现了预期的频率输出和信号采集效果。; 适合人群：具有一定硬件调试经验的FPGA开发工程师或射频工程师，尤其是对RFSoC芯片有一定了解的技术人员。; 使用场景及目标：①帮助读者理解RFSoC芯片的调试流程和常见问题；②提供详细的故障排查思路和方法，特别是针对DAC和ADC频率设置不匹配的问题；③指导读者如何正确配置Vitis代码以确保RF Data Converter的正常工作。; 阅读建议：本文提供了丰富的实战经验和具体的调试步骤，建议读者在遇到类似问题时参考本文的排查思路，并结合自己的项目环境进行实践。同时，对于文中提到的技术细节，如ILA信号抓取、频谱仪检测等，读者可以深入研究相关工具的使用方法，以便更好地应用于实际工作中。

SDIO模式SD卡主控IP

这是我在剑桥读大学时的C/C++讲义，非常简洁，很多东西都一笔带过，不过这就是剑桥的学习方式，很多东西要自己去深挖，想体验一下的话，就下吧，呵呵