<?xml version="1.0" encoding="utf-8" ?><rss version="2.0"><channel><title><![CDATA[mikeliang的博客]]></title><description><![CDATA[]]></description><link>https://blog.youkuaiyun.com/mikeliang</link><language>zh-cn</language><generator>https://blog.youkuaiyun.com/</generator><copyright><![CDATA[Copyright &copy; mikeliang]]></copyright><item><title><![CDATA[多个Quads共用一个外部时钟的方法]]></title><link>https://blog.youkuaiyun.com/mikeliang/article/details/149331121</link><guid>https://blog.youkuaiyun.com/mikeliang/article/details/149331121</guid><author>mikeliang</author><pubDate>Mon, 14 Jul 2025 15:08:24 +0800</pubDate><description><![CDATA[Xilinx多个Quads共享一个外部参考时钟的实现方法。]]></description><category></category></item><item><title><![CDATA[分享一个因信号扇出太大造成FPGA时序违例问题解决实例]]></title><link>https://blog.youkuaiyun.com/mikeliang/article/details/149308190</link><guid>https://blog.youkuaiyun.com/mikeliang/article/details/149308190</guid><author>mikeliang</author><pubDate>Sun, 13 Jul 2025 12:14:55 +0800</pubDate><description><![CDATA[本文讨论了FPGA设计中扇出（fanout）过大导致时序违例的问题。通过一个光纤项目案例，作者发现XDMA复位信号因扇出过大引发-4655.201ns的时序违例。解决方法是将复位信号复制16份并用KEEP属性保护，平均分配到各模块。优化后不仅解决了主时序违例，连带其他路径的时序问题也得到改善。文章指出，控制信号扇出是解决FPGA时序问题的有效方法，可通过信号复制或设置最大扇出数限制来实现。]]></description><category></category></item><item><title><![CDATA[分享一个FPGA时序问题解决实例]]></title><link>https://blog.youkuaiyun.com/mikeliang/article/details/149115898</link><guid>https://blog.youkuaiyun.com/mikeliang/article/details/149115898</guid><author>mikeliang</author><pubDate>Fri, 04 Jul 2025 13:42:09 +0800</pubDate><description><![CDATA[摘要：针对小徒弟项目中出现的-7437.877ns时序违例问题，通过分析SRIO、MIG和PCIe三个时钟域的交互情况，发现主要存在跨时钟域违例和MIG内部违例。解决方法是将关键模块统一到PCIe时钟域，在SRIO接口添加AXIS-FIFO处理跨时钟域问题，并利用MIG自带的Inter-connector FIFO。修改后重新布局布线，所有时序违例均得到解决，包括原先的MIG内部违例。该方案有效简化了时钟域交互，优化了系统时序。]]></description><category></category></item><item><title><![CDATA[Xilinx Block Design问题：Add Module to Block Design灰和带IP的模块添加到Block Design时报错]]></title><link>https://blog.youkuaiyun.com/mikeliang/article/details/148947037</link><guid>https://blog.youkuaiyun.com/mikeliang/article/details/148947037</guid><author>mikeliang</author><pubDate>Fri, 27 Jun 2025 10:52:27 +0800</pubDate><description><![CDATA[今天在设计过程遇到了一个之前没怎么注意的的问题，在将模块添加到BlockDesign时，发现“Add Module to Block Design”是灰色的。经过检查，移植过来的模块中有个ILA IP没有一起移植过来，果断先注释掉这个IP。推测，在代码有错误时，Vivado默认不能添加到Block Design。这个问题好解决，其实就是IP的综合设置的问题，报错内容自带了解决办法。第二个问题：添加带IP的模块到Block Design是报错。]]></description><category></category></item><item><title><![CDATA[分享一个FPGA时序设计实例（一）]]></title><link>https://blog.youkuaiyun.com/mikeliang/article/details/148695316</link><guid>https://blog.youkuaiyun.com/mikeliang/article/details/148695316</guid><author>mikeliang</author><pubDate>Mon, 16 Jun 2025 16:57:37 +0800</pubDate><description><![CDATA[本文分享了一个FPGA时序设计工程案例，涉及FPGA690T与DSP6678的多波段图像处理系统。针对资源占用率高（80%）导致时序混乱的问题，作者进行了时序优化：选择DDR3衍生时钟作为主时钟域处理图像，利用AXI-Interconnector核解决跨时钟域问题；在SRIO接口处使用AXIS-FIFO核实现时钟隔离。该设计将接口时序与处理时序分离，减少组合逻辑，使系统具备更好的可修改性和稳定性，即使图像处理模块迭代或修改时钟频率也不会影响接口时序。]]></description><category></category></item><item><title><![CDATA[十五年老牛浅谈HDL语言]]></title><link>https://blog.youkuaiyun.com/mikeliang/article/details/148606855</link><guid>https://blog.youkuaiyun.com/mikeliang/article/details/148606855</guid><author>mikeliang</author><pubDate>Thu, 12 Jun 2025 11:45:59 +0800</pubDate><description><![CDATA[本文探讨了HDL语言的本质。作为硬件描述语言，HDL不同于过程式编程语言，主要用于描述硬件电路结构。文章通过道路修建的类比，说明模块化设计理念，强调规范的HDL编写方式便于EDA工具解析电路。]]></description><category></category></item><item><title><![CDATA[十五年FPGA老牛谈FPGA时序设计]]></title><link>https://blog.youkuaiyun.com/mikeliang/article/details/148454796</link><guid>https://blog.youkuaiyun.com/mikeliang/article/details/148454796</guid><author>mikeliang</author><pubDate>Sun, 08 Jun 2025 05:24:16 +0800</pubDate><description><![CDATA[时序是设计出来的，不是约束出来的]]></description><category></category></item></channel></rss>