15.FPGA_Verilog 状态机（一）

maple_leaf_2

于 2018-08-10 10:03:48 发布

阅读量377

点赞数 1

CC 4.0 BY-SA版权

本文链接：https://blog.youkuaiyun.com/maple_leaf_2/article/details/81558085

本文介绍使用FPGA和Verilog语言设计一个简单的可乐机状态机，当投入四枚硬币后，机器将发出可乐并返回到初始状态。这个例子展示了状态机如何在实际应用中处理顺序逻辑。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

可乐机：四元可乐，只投一元硬币。投四元后出可乐，并回到初始状态。

流程图：
这里写图片描述

module  state (

input       wire                sclk            ,
input       wire                rst_n           ,
input       wire                money           ,

output      reg                 coke            

);

reg         [3:0]               state           ;
parameter   IDLE        =       4'b0001         ;
parameter   ONE         =       4'b0010         ;
parameter   TWO         =       4'b0100         ;
parameter   THREE       =       4'b1000         ;

always@(posedge sclk or negedge rst_n)
if(!rst_n)
    state               <=      IDLE            ;
else    case(state)
            IDLE        :   
                            if(money==1)    
                                state           <=          ONE         ;
                            else
                                state           <=          IDLE        ;
            ONE         :
                            if(money==1)
                                state           <=          TWO         ;
                            else
                                state           <=          ONE         ;
            TWO         :   
                            if(money==1)
                                state           <=          THREE       ;
                            else
                                state           <=          TWO         ;
            THREE       :
                            if(money==1)
                                state           <=          IDLE        ;
                            else
                                state           <=          THREE       ;

            default     :       state           <=          IDLE        ;
        endcase

always@(posedge sclk or negedge rst_n)
if(!rst_n)
    coke                <=          0           ;
else if(state==THREE&&money==1)
    coke                <=          1           ;
else
    coke                <=          0           ;       


endmodule