fpga开发过程中遇到的一些小问题

对开发过程中遇到的问题做一个总结，做一个记录

[Chipscope 16-213] The debug port ‘u_ila_0/probe13’ has 28 unconnected channels (bits). This will cause errors during implementation.

分析：

• 问题分析 debug端口报错;
  
  . 更新set up debug即可；

ERROR: [Labtools 27-3312] Data read from hw_ila [hw_ila_1] is corrupted. Unable to upload waveform.

1.按照①②进入该界面

检查u_ila_1的clk链接是否正确；我的报错是因为该ila上面有几根线的clk选择的有些问题；同时也要排查一下.XDC文件内u_ila_1/clk连在那一根线上；我的按照时钟配置修改后问题就解决啦！！希望对大家有用

ADC采样信号

必须使用伴随时钟进行处理；（无论是串行还是并行）（否则可能会出现毛刺）；

其中24为ADC位宽；

vivado查看资源占用情况：

1.在完成Implementation后，通过Flow Navigator下的IMPLMENTATION，点击Open Implemented Design。

2.选择Report Utilization，之后会自动弹出资源报告窗口，使用默认配置，点击OK。

3.在生成的结果中，可以选中某一类资源，查看按模块排列的资源占用情况，包括数量和百分比显示。

set_false_path

false路径:false路径指设计中存在的，但是1、不起作用，2、不需要关心时序的路径。因此，false路径常常不做时序分析。
常见的false路径包括：
1、跨时钟域信号经两级同步逻辑处理的；
2、上电后，只需要被写一次；
3、复位或者测试逻辑；
4、异步分布式RAM的写入时钟和异步读取时钟之间的路径；

ERROR: [Labtools 27-1972] Mismatch between the design programmed into the device xc7k325t (JTAG device index = 0) and the probes file /impl_6/debug_nets.ltx.

The core at location user chain=1 index=0 has different widths for ILA input port X. Port width in the device core is X, but port width in the probes file is X.
Resolution:
Reprogram device with the correct programming file and associated probes file
OR
Go to the device properties and associate the correct probes file with the programming file already programmed in the device.

vavado烧录bit文件后，ila不显示，界面什么都没有；解决办法:
①打开已经编译好的工程，点击open implemented designed;
②在Tcl窗口输入以下命令：write_debug_probes C:/Intel/FPGA.runs/impl_1/debug_nets.ltx
使用新的.ltx烧录到板子上即可；

[Synth 8-6859] multi-driven net

一般就是有个信号又当输入，又当了输出

[Opt 31-66] Net ila0/inst/ila_core_inst/TRIGGER_I[82] is driverless and is driving the D pin of shifted_data_in_reg[7][82]_srl8. If the entire cell is not removed or a driver added to the net, this will trigger an error after the design has been optimized.

我遇到的问题是，直接将从pin脚input的信号，使用pll时钟去采样，导致ILA报错；使用PLL分频出来的时钟将该信号reg一级，解决该问题；