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RSS订阅原创 latex, reference太长，由于缩减页面需要删掉title等信息
论文页面有限制，希望把latex写的reference中一些太冗长的信息删掉，并且把reference改成小小号字体。
2025-01-16 17:36:23
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原创 Latex在IEEE参考文献引用人名xxx et al. [1]
上文还提到了在导入参考文献bib文件的前面添加参考格式\bibliographystyle{plainnat}，然而因为我投的是IEEE，原本已经用了\bibliographystyle{IEEEtran}，两个一块儿的时候发现不可行，所以看了这篇。我的文章中既需要[1] [2] [3]也需要xxx et al. [1], xxx et al. [2], xxx et al. [3]，同时还需要在reference中保持IEEEtrans的格式。
2024-09-29 18:41:49
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原创 linux, c++, vscode的联合复习
好几年没有写c++，对linux和git其实也一直都不太熟练，考虑到可能要实习面试，终于忍不住要系统回顾一下了。如果是本科的时候，复习我就回看本科上课的ppt了，以前用visual studio和dev c++，乱七八糟的软件现在想想真是头都大了。如今有了gpt老师，回顾那些语法也不如好好学下linux下的c++编程，语法什么的想到哪儿再回顾到哪儿好了。用vmware的linux ubuntu，很久以前下载的，应该是跟着知乎下的。linux+vscode+git真不错，重新学习一下这种大道至简的编程吧。
2024-09-06 18:15:02
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原创 latex中algorithm2e包取消某一行行号
之后在想要取消行号的地方添加\nonl在那一行前面就可以了。在algorithm块中添加命令。
2024-07-15 14:40:01
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原创 vscode+latex workshop快捷编译配置以及其他好用配置，全方位超越TexStudio
TexStudio有一个F1的快捷编译功能，当对文本有小改动的时候嘎嘎好用，改用vscode的拓展latex workshop的时候发现它什么都好就是不如TexStudio快。添加pdflatex在最前面 （这样就从原本的默认latexmk变成跟texstudio中的快捷编译用到的pdflatex）再比如点击outline的时候pdf也会跳转到source code的位置，structure在图示位置。本文的配置来自本人下午去睡大觉的时候聪明机灵的男友摸索出来的。另外还有一些好用的配置。
2024-07-06 20:36:20
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原创 sv/verilog类型转换问题 $floor, $ceil, $clog2，localparam bit
发现$ceil($clog2(N)/$clog2(R))没有得到一个对的结果，进而发现$clog2(N)/$clog2(R)得到的竟然也不是一个小数，查了下。也就是说$clog2返回的是int类型，而int在sv中的除法得到的也是int，要得到小数的话得用$itor转成real再开始除法。所以最终是用了$ceil($itor($clog2(N)) / $itor($clog2(R)))
2024-04-29 15:01:53
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原创 latex 对不同段给出不同的reference
用了chapterbib的包，在document里分开编译Reviewer_1和Reviewer_2。Reviewer_1.tex的最后。Reviewer_2.tex的最后。
2024-03-19 12:26:58
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原创 vivado ila提示the debug hub core was not detected
我自己最终解决也是靠改动clk，因为之前在软硬件协同仿真中设置了clk后来又改动了clk，改回来就好了。查了xilinx的讨论，没多少最佳答案。下面这篇csdn基本上总结了，记录一下。
2024-02-23 18:40:26
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原创 vivado后仿真和行为级仿真结果不同的原因：1，multiple driven net； 2, inferring latch
发现有一个critical warning，说multiple driven net什么的。再仔细一看发现有一个信号是由多个信号驱动的，因为其中有rst所以之前没怎么看出来。
2024-02-22 11:28:20
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原创 ILA分析上板信号
我的情况是信号在ip核中，所以要到ip核内的文件给信号定义前面加上(*mark_debug = "true"*) ，比如(*mark_debug = "true"*) reg [63:0] out；在vivado这边open hardware， auto connect，设置好trigger然后run。在vitis那边update hardware并且重新build project，开始debug。在vitis这边开始跑动，同时观察vivado的波形。
2024-02-22 11:26:02
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原创 tcl script一条命令解决vivado的ip更新、system.bd更新和bitstream更新
其实就是手动搞完一次之后，把tcl console里面的命令都copy到一个.tcl文件里，下次运行的时候就直接在tool里run tcl script，比较省事。
2024-02-21 10:08:20
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原创 ip locked. 无法update ip。复制工程后自定义ip找不到
把ip版本改一下从1.0到2.0，repackage ip，返回去report ip status就发现可以更新了。
2024-02-20 14:38:04
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原创 Sub-design ‘system.bd‘ is not generated for Synthesis target.
试了没用，真是无语，后来先generate bitstream又重新搞output product再重新bitstream好了。网上说要reset output products 再重新generate output products。
2024-02-19 18:39:06
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原创 删除vivado的ip端口后仍然存在于ports and interface
解决方法是关掉package ip，再重新点xml打开它。果然解决问题的方法总是关掉这个问题。
2024-02-19 16:44:34
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原创 fatal error *.c invalid argument或者fatal error: xaxidma.h: no such file or directory
fatal error *.c invalid argument或者fatal error: xaxidma.h: no such file or directory。以上是教材说的，但是我发现还是会报一些错，又发现教材的makefile改的可以说还不太全。完整makefile更改的地方标红如下。等等问题是因为需要在自定义ip封装后就对makefile进行更改，否则vitis会报错。其中pl_bram_rd_v1_0是ip名。但也可以改vitis中的。
2024-02-19 15:30:34
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原创 vivado+modelsim+命令行联合仿真
同时，由于sim里面可能有行为仿真、前后综合仿真、前后实现仿真，又可能有各个不同子模块的仿真，如果每次都在vivado重新置顶、重新点开始仿真，那么compile.bat、simulate.bat会一次次被不同的编译和仿真要求覆盖，所以我将已经做好的模块的compile.bat, simulate.bat改名，在原来工程的.sim目录下编了新的.bat。一般我只有第一次是需要打开modelsim，后面都是单纯编译，在modelsim里头restart和run就好了。救了老命了，简直解放双手。
2024-01-30 21:02:55
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原创 Module ＜axis_data_fifo 0＞ not found while processing module instance ＜fifo_in＞
又跟着一通操作，重新添加ip、reset output、generate output等等都做了一遍，也重启了vivado还重启了电脑。最后发现原来是添加了临时的top之后，没把新的top置顶。于是一通操作把ip整进了一个临时的top里，还是有这个问题。跑后仿真出现这个问题。好像tb里不能有ip。
2024-01-29 18:31:32
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原创 设置默认wcfg文件
可以在simulation source里添加wcfg，会自动识别为waveform configuration file，然后下次仿真就自动打开了。vivado中设置并保存了wcfg文件之后，每次仿真都要重新打开wcfg，太麻烦了。
2024-01-26 14:58:38
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原创 vitis memory allocation error
在src里面找到Iscript.ld，把heap size和stack size都从0x2000改成0x1000000即可。其实就是预分配的heap、stack空间不足。
2023-10-31 15:53:56
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原创 vitis中malloc()遇到分配空间不足的问题
算法还没开始跑呢，malloc分配内存就报错了，我思来想去不应该那么小啊。吃饭的时候师兄说是stack size和heap size的问题。也就是原始的stack和heap分配的空间过小，只要改大就好了。于是在源文件的lscript.ld文件中找到了。
2023-10-03 19:19:47
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原创 vitis+vivado2022+Pynq-z2报错Error while launching program: Cannot reset APU. APB AP transaction error
改完block design要generate output products，wrapper，bit-stream，export output；在vitis中要update hardware specification，重新build project，run。DDR设置16bit而不是32bit。有没有选JTAG mode？每次出错后重新跑最好重启板子。有没有选USB 供电？
2023-10-03 13:00:11
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原创 Vitis IDE not responding, Windows 10
从vivado2022.2打开vitis时，总是卡死一动不动的。解决方法是找到vitis.bat文件加上这三行红的。
2023-09-19 00:50:12
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原创 please correct the errors and send your information..或者unexpected exception for: https://xilinx..
注意，最好是重新申请，改原来账号的地址好像不太管用，qq邮箱就够了。最好英国，美国好像也不行，因为人家毕竟是美国本土的，查你到底是不是真的在美国比查是不是英国容易多了，这是我的推测。好家伙，一直解决不了，我就把vivado卸了，以为重新下载就好了。然后我翻了翻当时和实验室RA的聊天记录，才想起来半年前自己怎么解决的————然后我一顿操作之后解决了，于是我马上也忘了我怎么操作的了。半年后的今天，由于当时没有下载vitis，现在要补上，结果弹出。重新申请一个xilinx账号，把地址定到英国去！
2023-09-18 20:49:50
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原创 基于FPGA的DDS信号源设计（电脑端控制）
基于FPGA的DDS信号源设计一些废话这是我的毕业设计，刚接到这个题时真是一脸懵，从零开始，呕心沥血。前期逛了不少论文和博客，接受到网上许多好心人的帮助，才能集各家所长，最终搞出结果。在这个过程中，我也发现实际上网上关于DDS信号源设计的材料也并不是很完备，比如我找来找去都没找到有谁设计完信号源展示线性调频的时域图（对于菜狗来说，要看这个线性调频成不成功不就是想看个直观点儿的时域图嘛！）所以，如果你也是为毕业设计烦恼，如果你也是第一次接触FPGA大工程，如果你也是第一次听说DDS，不要害怕！我会
2021-06-16 23:32:27
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