【SystemVerilog学习笔记】3-SystemVerilog文本值和数据类型

最新推荐文章于 2025-09-13 23:18:27 发布

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#systemverilog

本文详细介绍了SystemVerilog中增强的文本赋值、宏定义的扩展，包括字符串内的宏变量替换和通过宏建立标识符名。此外，讨论了SystemVerilog的变量类型，如对象类型、数据类型、四态和两态变量，以及静态和自动变量的初始化和使用原则。重点讲解了数据类型的综合指导，强调了变量初始化的确定性和时序逻辑的初始化问题。同时，提到了有符号和无符号修饰符以及强制类型转换在Verilog和SystemVerilog中的区别。文章还探讨了常量的使用和声明方式，帮助读者深入理解SystemVerilog的高级特性。

SystemVerilog拓展了Verilog的数据类型，增强了指定文本值的方法。

3.1 增强的文本值赋值

只指定要赋的值而不用指定位数和进制

data = '1;//左边所有的位赋为1     
data = '0;//左边所有的位赋为0      
data = 'z;//左边所有的位赋为z    
data = 'x;//左边所有的位赋为x

3.2 `define 增强

SystemVerilog拓展：使宏文本可以包含特殊字符。

3.2.1 字符串内的宏变量替换

Verilog	SystemVerilog
`define宏中 “” 内文本被判定为字符串	允许`" `"内文本进行宏变量替换

例子：

`define print(v) $display(`"variable v = %h`", v);       
`print(data)

宏`define将替换为：

$display("variable data = %h", data)

如果同时需要输出引号，光转义是不够的，需要使用`\`"，例子：

`define print(v) $display(`"variable `\`"v`\`" = %h`", v);       
`print(data)

宏`define将替换为：

$display("variable \"data\" = %h", data)

3.2.2 通过宏建立标识符名

不引入空格实现宏定义内容拼接，例子：

`define TWO_STATE_NET(name) bit name``_bit;wand name``_net = name``_bit;
`TWO_STATE_NET(d00);
`TWO_STATE_NET(d01);
...
`TWO_STATE_NET(d62);
`TWO_STATE_NET(d63);

替换之后的结果是：

bit d00_bit;wand d00_net = d00_bit;
bit d01_bit;wand d01_net = d01_bit;
...
bit d62_bit;wand d62_net = d62_bit;
bit d63_bit;wand d63_net = d63_bit;

3.3 SystemVerilog变量

3.3.1 对象类型和数据类型

Verilog:

数据分为变量类型和线网类型
- 变量：
  - reg、integer、time变量每一位都是四态逻辑：0，1，X，Z。
- 线网：
  - wire、wor、wand等net类型每一位有120种值(四态加上多个强度级)及专用线逻辑决断函数。

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