这是一篇关于联发科数字IC设计笔试的题目集，包括简答题，涉及Verilog代码理解、电路逻辑分析、时序计算、逻辑推理、项目描述、TCL编程、Verilog实现数学公式和冒泡排序算法等。题目难度适中，覆盖了数字IC设计的基础知识和实战技能。
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题目背景
- 笔试时间：2022.06.30
- 应聘岗位：数字IC设计
- 笔试时长：90min
- 笔试平台：oxcoder猿圈科技
- 题目类型：简答题（90道）
主观评价
- 难易程度：★★☆☆☆
- 知识覆盖：★☆☆☆☆
- 超纲范围：★☆☆☆☆
- 值得一刷：★★☆☆☆
文章目录
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- 1 (8分) [简答题] 如下为一段verilog代码，请根据代码的描述，并结合已知的clk和rst_b的波形图，画出对应信号的波形图。(8分)
- 2 (7分) [简答题] 试根据如下电路图写出逻辑表达式，进行化简，画出真值表，并分析其实现的功能。(7分)
- 3 (10分) [简答题] 如下电路，已知所有BUF的delay为2ns, MUX的delay为3ns，net delay忽略不计，DFF ck->Q delay为1ns, setup time为2ns, hold time为1.5ns,请回答以下问题(需考虑clk skew) :
- 4 (10分) [简答题] 逻辑推理题(10分)假设排列着100个乒乓球，由2个人轮流拿球装入口袋，能拿到第100个乒乓球的人为胜利者。条件是:每次拿球者至少要拿1个，但最多不能超过5个;
- 5 (10分) [简答题] 请简述你最熟悉的项目; (10分)
- 6 (5分) [简笞题] 用tcl语言写一个proc box_area输入参数为左下角和右上角的坐标值(四个数字)，返回值为其面积，如果右上角坐标小于左下角坐标，则返回“Error"。例如执行box_area 1 1 3 3即可得到4。(5分)
- 7 (15分) [简笞题] 已知输入信号a、b、c和输出y均为8bit信号，a/b/c/y的取值范围均为0~255,设输入时钟为clk (上升沿采样)，复位信号为rst_n (低有效)，试用verilog实现如下公式。 (15分)
- 8 (15分) [简笞题] 在一一个32位系统中，请用冒泡算法将如下RAM空间中的值排序，结果仍保存在原有地址空间范围内。(15分)
- 9 (20分) [简答题] 题目: (1) 请分别写出以下PCB的的叠层是几层几阶板?
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1 (8分) [简答题] 如下为一段verilog代码，请根据代码的描述，并结合已知的clk和rst_b的波形图，画出对应信号的波形图。(8分)
reg 
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