SystemVerilog 验证-测试平台编写指南学习笔记（3）：连接设计和测试平台

最新推荐文章于 2024-06-14 11:12:50 发布

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#SystemVerilog #验证

本文介绍了SystemVerilog在连接Testbench与DUT时的高层次方法，如接口和时钟块的使用。SystemVerilog接口提供了一种更智能的连线方式，减少了连接错误，便于设计重用。时钟块则帮助解决同步信号的时序问题。此外，文章还探讨了SystemVerilog的程序块、时间片划分、结束仿真方法以及断言机制，包括立即断言和并发断言。这些高级特性提高了测试平台的效率和准确性。

1 为什么需要更高层次的方法连接 Testbench 与 DUT？

Verilog 端口描述繁琐，容易产生连接错误。测试平台需要一种更高层次的方法来与设计建立通信。
Verilog 测试平台的代码与设计的代码处在不同的模块，使用模块保存测试平台经常会引起驱动和采样时的时序问题。SystemVerilog 引入了程序块（program block），从逻辑上和时间上分开测试平台。
Verilog 模块之间的连接修改起来繁琐，SystemVerilog 引入接口，接口代表一捆连线。

2 SystemVerilog 接口

2.1 什么是接口？

接口可以看作一捆智能的连线。
接口包含了连接、同步、两个或多个块之间的通信功能。

接口的例子：

interface arb_if(input bit clk);
    logic [1:0] grant,request;
    logic rst;

    modport TEST (output request, rst, clk,  // modport 结构能够将信号分组并指定方向。  
                 input grant);

    modport DUT (input request, rst, clk, 
                 output grant);
endinterface

模块可以在端口列表例化接口：module arb (arb_if.DUT arbif);

模块内部使用.来使用接口内的的连线：arbif.clk 、arbif.request。