【vivado UG学习】Synthesis策略学习

原创 已于 2022-04-30 09:40:34 修改 · 9k 阅读 · 97 ·
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于 2021-08-24 16:09:59 首次发布
本文详细介绍了Vivado综合过程，包括综合方法、Synthesis设置、创建运行策略和控制文件编译顺序。重点讨论了Synthesis选项如flatten_hierarchy、时钟转换、扇出限制和资源分享等，以及如何通过调整策略优化设计的面积和时序。此外，还提到了多线程处理在RTL综合中的应用，以加速编译时间。

目录

综合是将rtl指定的设计转换为门级表示的过程

1.1 综合方法

Vivado，可以：

  • 创建以及保存策略。策略是命令选项的配置，您可以将其应用于设计运行以进行综合或实现。
  • 对综合和实现运行进行排队，以便在多处理器机器上顺序或同时运行。
  • 监视综合或时间过程，查看log报告。

1.2 使用Sythesis

1.2.1 Sythesis设置

在这里插入图片描述

  1. Constraints(约束)：选择默认的约束设置，对应工程种添加了的.XDC文件。包含两种类型的约束：

    1. Physical constraints: 物理约束。包含引脚布置、cells（如RAMs,LUTs,Flip-Flops）的布置、器件配置相关设置。
    2. Timing constraints: 时序约束。定义设计的频率要求，如果没有要求，Vivado仅对wire的长度和布局进行优化。

  2. Options-Strategy选项：有一些已经定义好的策略可选，自己选择定义的策略。
    在这里插入图片描述

    各策略选项的默认值：

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