Vivado报错 This design contains one or more cells for which bitstream generation is not permitted.

        为Xilinx Petalinux系统开发程序需要先通过Vivado导出硬件信息，然后用petalinux的SDK命令创建项目。大致的过程是先生成bit文件，然后导出应急爱你信息到xsa文件中。笔者在生成bit文件过程中遇到题目描述的错误，截图如下:

        这个问题的本质在于tri_mode_eth_mac这个ip没有license许可，只可以综合与实现，不能生成bit文件。

        解决的办法在于去xilinx官网申请license文件，加载后即可解决本问题。

        网站地址为：

http://www.xilinx.com/getlicense

        网页中右侧部分可以搜索ip然后申请license：

        需要注意的是，在加载license后，需要在tcl console中输入reset_project重新梳理各个ip的状态。

        如何确认效果呢？

        在ip status中需要确认对应ip是hardware_evaluation,而不是design_linking.

        经过实践，license重新加载后也不一定能将license状态改过来，重启vivado比较有效。

   参考：

【持续更新】学习FPGA时遇到的报错_[common 17-69] command failed: unable to get bit f-优快云博客【持续更新】学习FPGA时遇到的报错_[common 17-69] command failed: unable to get bit f-优快云博客【持续更新】学习FPGA时遇到的报错_[common 17-69] command failed: unable to get bit f-优快云博客

【FPGA】Generate Bitstream失败Write Bitstream ERROR-优快云博客

[Common 17-69] Command failed: This design contains one or more cells for which bitstream generation-优快云博客

最新 Xilinx vivado IP许可申请_xilinx license-优快云博客

[Common 17-69] Command failed: This design contains one or more cells for which bitstream -12-优快云博客