【FPGA】Generate Bitstream失败Write Bitstream ERROR

最新推荐文章于 2024-11-10 21:46:59 发布

通信游侠

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分类专栏： FPGA 文章标签： python 开发语言后端

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【问题】
Write Bitstream
[Common 17-69] Command failed: This design contains one or more cells for which bitstream generation is not permitted:
mb_preset_i/axi_ethernet_0/inst/mac/inst/bd_b764_mac_0_core ()
If a new IP Core license was added, in order for the new license to be picked up, the current netlist needs to be updated by resetting and re-generating the IP output products before bitstream generation.

在这里插入图片描述
【原因】
通过报错原因找到 axi_ethernet_0/inst/mac/inst/tri_mode_ethernet_mac_i，鼠标右键Report IP Status，发现这个IP没有授权，虽然可以综合，但是无法生成bit 文件。

【解决方法】
1、重新生成License
http://www.xilinx.com/getlicense
可以参考如下链接
https://blog.youkuaiyun.com/Pieces_thinking/article/details/103656841
2、从邮箱下载license文件(Xilinx.lic)，并load License
在这里插入图片描述
3、返回VIVDO界面，在TCL Console界面下，输入reset_project并回车

等待reset完成

reset完成

4、通过Report IP Status查看License状态，如果显示design Linking 说明license不够，还是无法Generate Bitstream，否则就可以正常Generate Bitstream了。