“FPGA开发中Vivado生成bit文件遇到的错误解决方案“

“FPGA开发中Vivado生成bit文件遇到的错误解决方案”

FPGA开发是现在工业界中越来越广泛使用的技术，但是在开发过程中难免会出现一些问题。其中，Vivado生成bit文件报错是一个比较常见的问题。下面，我将详细介绍这个问题以及如何彻底解决。

一、问题描述

当我们进行FPGA项目开发，使用Vivado软件生成bit文件时，可能会遇到以下类似的错误：

ERROR: [Common 17-69] Command failed: This design contains one or more cells for which bitstream generation is not permitted:
    top_module/u1/u2/u3/reg_filter

这个错误的意思是，Vivado无法生成特定单元的bit文件。通常，这种问题的根源是Vivado在生成bit文件时需要访问未批准的IP核，从而导致错误的发生。

二、错误原因

我们可以通过搜索错误信息，找到以下解释：

“在生成比特流时，当vivado生成器遇到具有引脚锁定的信号调节器实例时，此错误会被显示。信号调节器实例可能不允许比特流生成，因为有一个或多个未批准的ip核。”

简单来说，我们在项目中使用了未批准的IP核。这些IP核可以是第三方的IP核或自己编写的IP核，但是没有在项目中进行正确的添加和授权。