Verilog基本语法总结（一）

Verilog语言为硬件描述语言 个人学习的目的是用于FPGA/CPLD的开发

 

HDL与其他语言的区别：

• HDL语言是并发的
• HDL语言具有时序的概念

原因：硬件电路的特点。

Verilog程序结构：

以模块集合的形式描述数字系统的，每个模块都有自己的接口，由于与其他模块的连接。

结构：

module <模块名>  （<端口列表>）；

定义数据类型

<模块条目>(initial、always、连续赋值或模块)

endmodule

 

 

程序结构

 

Module <模块名> （端口列表）；

<定义>

<模块条目>
endmodule

调用模块方法：

<模块名><参数列表><实例名>(<端口列表>)；