Verilog学习
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狼性天下
这个作者很懒，什么都没留下…
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Verilog基本语法总结（一）
Verilog语言为硬件描述语言 个人学习的目的是用于FPGA/CPLD的开发 HDL与其他语言的区别：HDL语言是并发的HDL语言具有时序的概念原因：硬件电路的特点。Verilog程序结构：以模块集合的形式描述数字系统的，每个模块都有自己的接口，由于与其他模块的连接。结构：module （）；定义数据类型(initial、always、连续赋值或模原创 2012-10-30 00:09:56 · 957 阅读 · 0 评论 -
Verilog语言总结（四）
任务和函数结构任务与函数区别：1) 任务块可以含有时间控制语句，而函数块则没有（函数块从零仿真时刻开始运行，结束后立即返回即实现组合功能），任务块在继续下面过程之前其初始化代码必须保持到任务全部执行结束或是失败。2) 一个任务块可以有输入输出，而一个函数块必须有至少一个输入，没有任何输出，函数结构通过自身的名字返回结果。3)原创 2012-10-30 23:58:47 · 970 阅读 · 0 评论 -
Verilog 语法总结（二）
线性变量没有存储能力，需要被持续驱动寄存器变量存储过程赋值的最终结果 连续赋值使用assign 过程赋值形式是寄存器变量>=表达式>过程赋值只允许出现在initial和always结构中Initial和always块多用来描述时序逻辑 过程赋值改变一个寄存器的状态为时序逻辑连续赋值描述组合逻辑连续赋值语句驱动线性变量，输入操作数的值发生变化，它所驱动的变原创 2012-10-30 23:48:24 · 817 阅读 · 0 评论 -
Verilog语法总结（三）
数据类型按抽象数据类型分：l Integerl Reall Eventl Parameter:参数型数据是被命名的常量，在仿真钱对其赋值，在整个仿真过程中保持其值不变，数据的具体类型由所赋值决定。用来定义变量位宽及延迟时间等。 Ø 算术运算符+ - * / %Ø 符号运算符+ -Ø 关系运算符==逻辑相等 ！=逻辑不原创 2012-10-30 23:52:22 · 1427 阅读 · 0 评论 -
Verilog HDL 之 七段数码管扫描显示
摘自：http://www.cnblogs.com/kongtiao/archive/2011/07/23/2114618.html 原理： 一般来说，多个数码管的连接并不是把每个数码管都独立的与可编程逻辑器件连接，而是把所有的LED管的输入连在一起。如图1.1所示。 图1.1 扫描数码管的原理图 这样做的好处有两点：一转载 2012-12-17 08:18:26 · 64200 阅读 · 1 评论 -
有限状态机
数字系统有两大类有限状态机（Finite State Machine，FSM）：Moore状态机和Mealy状态机。Moore状态机 其最大特点是输出只由当前状态确定，与输入无关。Moore状态机的状态图中的每一个状态都包含一个输出信号。这是一个典型的Moore状态机的状态跳转图，x、y、z是输入，a、b、c是输出。 Mealy状态机 它的输出不仅与当前状态有关系转载 2012-12-17 08:16:41 · 1205 阅读 · 0 评论 -
verilog中的task用法
任务就是一段封装在“task-endtask”之间的程序。任务是通过调用来执行的，而且只有在调用时才执行，如果定义了任务，但是在整个过程中都没有调用它，那么这个任务是不会执行的。调用某个任务时可能需要它处理某些数据并返回操作结果，所以任务应当有接收数据的输入端和返回数据的输出端。另外，任务可以彼此调用，而且任务内还可以调用函数。 1．任务定义 任务定义的形式如下： tas转载 2013-08-12 22:42:41 · 3146 阅读 · 0 评论