VHDL day3:数据

最新推荐文章于 2022-06-09 16:01:37 发布
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分类专栏： VHDL基本知识
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本文链接：https://blog.youkuaiyun.com/jieyannn/article/details/97644936
这篇博客详细介绍了VHDL中的数据对象，包括CONSTANT常量、VARIABLE变量和SIGNAL信号，并讨论了各种预定义数据类型，如INTEGER、REAL、BIT、BIT_VECTOR、CHARACTER、STRING和TIME。在VHDL设计中，数据对象和类型需要在port中定义，且常量是全局固定值，变量可以改变其数值，信号则代表硬件连接线。此外，博客还给出了不同类型的数据使用的示例。

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VHDL数据

数据对象和类型都需要在port里面定义

数据对象

CONSTANT 常量

常量都是全局量，是固定值。

VARIABLE 变量

变量可以在程序中被赋予数值，可以改变自身数值

SIGNAL 信号

signal代表了物理设计中的一条硬件连接线

数据类型

预定义的数据类型有:

INTEGER 整数

:INTEGER:=1;

REAL 实数

:REAL:=-2.5;

BIT 位

:BIT;

BIT_VECTOR 位构成的数组

:BIT_VECTOR(7 DOWNTO 0);

CHARACTER 字符

:CHARACTER:=‘Z’;

STRING 字符串

:STRING(0 TO 4):=“HELLO”;
字符串和字符必须要区分大小写

TIME 时间

:TIME:=50 ms;
数值部分必须是整数，数值与单位之间至少留一个空格

数据使用例子

VARIABLE argv:INTEGER :=
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