jieyannn的博客

1.case的when语句中，同时有多个条件：SIGNAL cnt_4:std_logic_vector(7 DOWNTO 0);--------case(cnt_4) is when x"02"|x"46" | x"90"|x"d4"=> ds_datar <= seg_duan(7); when x"04"|x"48" | x"92"|x"d6"...

Warning (10631): VHDL Process Statement warning at IC_74HC595.vhd(47): inferring latch(es) for signal or variable “clk1”, which holds its previous value in one or more paths through the process解释：你的...

在新建工程的时候，要输入的第三项就是entity的名称。因此，在后续设计文件的时候，entity的名称一定要与之一致。

1.VHDL设计要领VHDL的描述是以对一个功能元件的完整描述为基础的，因此元件是VHDL的特定概念。把握住了元件的结构和功能的完整描述，就把握了VHDL的基本结构。2.程序示例三态门电路VHDL设计程序2.1.IEEE库使用说明用于描述器件输入、输出端口的数据类型。必须要严格地定义端口信号的取值类型。LIBRARY IEEE;USE IEEE.std_logic_1164.ALL...

VHDL程序结构实体语句结构实体语句结构ENTITY 实体名 IS [GENERIC(类属表);] [PORT(端口表);]END ENTITY 实体名注：1.实体名：功能元件的名字，用英文表示2.方括号[]表示实际用的时候视情况而添加，用到就写，用不到就可以省略3.GENERIC的用法如下GENERIC(常数名:数据类型[:设定值];常数名:数据类型[:设定值];)...

VHDL数据数据对象CONSTANT 常量VARIABLE 变量SIGNAL 信号数据类型INTEGER 整数REAL 实数BIT 位BIT_VECTOR 位构成的数组CHARACTER 字符STRING 字符串TIME 时间数据使用例子数据对象CONSTANT 常量常量都是全局量，是固定值。VARIABLE 变量变量可以在程序中被赋予数值，可以改变自身数值SIGNAL 信号sig...

一个实体可以有很多个结构

学习要求一种设计方法自顶向下一种器件可编程 Altera一种语言HDL一种平台Quartus网络资源：intel官网1.基本概念数字系统模型数据流数据流数据流数据流输入部件处理部件输出部件控制部件储存部件自顶向下的设计方法版图设计电路设计逻辑设计结构设计行为设计系统要求FPGA特点：并行性，可定制并行性决定了它不适用于逻辑流程（串行），但可以加快数据处理速度。在写VHDL时，逻辑...