PCB晶振电路设计要点

原创于 2025-12-23 10:45:39 发布 · 154 阅读

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【问】晶振电路的基本组成是什么？外接电容该如何选择？

【答】晶振电路主要由晶振、外接电容和芯片内部的反相器组成，其中外接电容的选择是核心关键。晶振的 datasheet 中通常会标注推荐的负载电容（CL），而外接电容的容值需要根据负载电容公式计算：CL = (C1×C2)/(C1+C2) + Cstray，其中 C1 和 C2 是外接的两个电容，Cstray 是 PCB 的寄生电容（通常为 2~5pF）。

举个例子，如果晶振的推荐负载电容是 12pF，寄生电容按 3pF 计算，那么需要满足 (C1×C2)/(C1+C2) = 9pF。此时可以选择 C1 和 C2 均为 18pF，因为 (18×18)/(18+18)=9pF，加上寄生电容后正好满足 12pF 的负载电容要求。

需要注意的是，外接电容的容值偏差会影响晶振的谐振频率，因此建议选择精度为 ±5% 的陶瓷电容，避免容值偏差导致频率偏移。同时，外接电容应尽量靠近晶振和芯片的时钟引脚，减少布线长度，降低寄生电容的影响。

【问】晶振在 PCB 上的布线有哪些禁忌？如何优化布线设计？

【答】晶振的布线设计直接影响其抗干扰能力和工作稳定性，以下是几个常见的布线禁忌和优化技巧：

禁忌一：布线过长：晶振的时钟信号是高频信号，布线过长会增加信号传输延迟，同时容易受到外界电磁干扰。优化技巧：晶振应尽量靠近芯片的时钟引脚，布线长度控制在 2cm 以内，且布线宽度保持一致（通常为 0.2~0.3mm）。
禁忌二：与高频信号平行布线：如果晶振布线与电源线路、射频线路等高频信号平行布线，会产生电磁耦合，导致晶振信号受到干扰。优化技巧：晶振布线应与高频信号线路保持至少 3mm 的距离，避免平行布线；如果无法避免，可采用正交布线，减少电磁耦合。
禁忌三：没有接地保护：晶振信号容易受到外界干扰，没有接地保护会导致信号失真。优化技巧：在晶振周围铺设接地铜皮，并通过过孔与地层连接，形成 “接地保护环”，减少外界干扰。同时，晶振的外壳如果是金属材质，应将外壳接地，进一步提升抗干扰能力。
禁忌四：外接电容远离晶振：外接电容远离晶振会增加布线长度，导致寄生电容增大，影响晶振的谐振频率。优化技巧：外接电容应尽量靠近晶振的引脚，与晶振和芯片形成闭合回路，减少布线长度。

【问】如何提升晶振电路的抗干扰能力？

【答】晶振电路的抗干扰能力直接影响整个系统的稳定性，除了优化布线设计外，还可以采取以下措施：

电源滤波：在晶振附近的电源引脚处并联一个 0.1μF 的陶瓷电容和一个 10μF 的电解电容，滤除电源中的高频噪声和低频噪声，避免电源噪声影响晶振性能。
接地优化：采用多层板设计，单独设置地层，确保晶振电路的接地阻抗尽可能低。同时，晶振的接地引脚应直接连接到地层，避免与其他电路共享接地路径。
屏蔽措施：对于高频晶振（如 40MHz 以上），可以在晶振周围安装金属屏蔽罩，屏蔽外界的电磁干扰。屏蔽罩应与地层良好连接，形成封闭的屏蔽空间。
选择抗干扰能力强的晶振：不同类型的晶振抗干扰能力不同，比如温补晶振（TCXO）的抗干扰能力比普通晶振强，恒温晶振（OCXO）的抗干扰能力更强。对于干扰严重的场景，可以选择抗干扰能力强的晶振。