clock synthesis

史上最全的数字IC后端设计实现培训教程（整理版）

数字IC时钟树综合（clock tree synthesis）专家必备 - 后端资料区 - EETOP 创芯网论坛 (原名：电子顶级开发网) -

一 how to build clock tree

我们拿到一个design，需要先花点时间，理清楚clock 结构，各种mode如何切换。同时，需要不断向前端设计人员请教design相关（后端需要知道的信息）。

• clock的root点需要定义清楚。这个可以通过create_clock来定义。如果是create_generated_clock，它的master clock需要定义清楚。同时要求generate clock与master clock是可以trace通的

• clock 的sinks

•  哪些clock是同步，哪些是异步的

• 分析时钟结构，大致画出其结构图。如果时钟结构比较复杂，建议编写CTS constraint，来引导工具build tree

• 定义好stop pin ignore pin exclude pin floating pin等

•  哪些clock是需要做inter-balance的

• 画时钟结构，写时钟约束文件，怎么写时钟约束文件，怎么画时钟结构图，怎么把common path做长，怎么拉近ICG与sink的距离？constraint，fanout，cap，transition，clone？

二 clock tree structure, advances and disadvances

三 how to judge the quality of clock tree？

合理的时钟结构能够加速Timing收敛（时钟树综合中级篇）

clock tree latency最短

skew最小

Duty Cycle：rise delay == fall delay

Uncommon path最短

信号完整性

四 how to adjust clock tree to make timing meet