关于 clock tree synthesis (CTS) 的整理

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#硬件工程

于 2022-07-20 16:21:46 首次发布

clock tree synthesis (CTS) 是一种硬件工程中的关键技术，主要用于优化集成电路中的时钟分配，降低clock skew和clock latency，确保信号完整性。本文详细介绍了CTS的目的、参数以及其在减少clock uncertainty、skew和latency方面的作用，同时讨论了CTS的输入输出、架构实现及其限制。通过对CTS的理解，可提升IC设计的性能和效率。

CTS 是什么 ?

全名为 clock tree synthesis，旨在将外部 clock 妥善分配给内部的各个元件。由于 CTS 需要精确各元件的位置以计算准确的延迟与可运行频率，且 clock routing 是主要 power 耗损的主要来源 (30%附近) ，须优先于 signal routing，因此一般 CTS 在 place 之后 route 之前进行。

CTS 的目的是什么 ?

CTS 是一个 clock balancing 的技术，旨在维持讯号的完整性。常见 clock 的参数有 clock uncertainty, clock skew, clock transition 和 clock latency 等。其中最主要的目的是降低 clock skew 和 clock latency。内容主要参照這裡。

1. clock uncertainty

上图为 clock jitter，可见各周期的长度有些微差距。多为 clock source 或锁向回路不稳定造成的现象，导致线路上某点的 clock 周期不固定，因此并非 CTS 主要要优化的地方。 CTS 在这部分的主要工作是给定 jitter 造成的 uncertainty 并用以保留 timing margin。在 pre-CTS 中的 setup / hold uncertainty 使用使用者设定的 uncertainty (jitter) 与 clock skew 来评估 margin，在 post-CTS 则只参照较为精确的 jitter 值。