gzy0506的博客

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提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（十一）transceiver与用户数据的接口接口协议TX GearboxRX Gearbox接口协议前面的文章基本都在讲transceiver里面的内部结构，这篇文章主要讲transceiver与用户逻辑数据的接口，也就是要如何使用transceiver发过来的数据。与用户逻辑的接口与传输过程中使用的编码有关，有两种编码方式：1、8B/10B2、64B/66B.

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（十）PRBS、RX Equalizer、CDRPRBS测试序列RX Equalizer （DFE 和LPM）RX CDRTX DriverPRBS测试序列TX部分：看这个图基本就一目了然了。这个和ibert界面的选择测试序列功能是可以对应上的。包含4中PRBS码以及FAST CLK和SLOW CLK。其次还要注意Polarity Inversion，之前我.

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（八）TX buffer使用和旁路TX buffer vs 相位对齐电路TX Buffer Bypass总结TX buffer vs 相位对齐电路在GTX/GTH收发器 TX链路中有两个内部并行时钟作用于PCS：PMA并行时钟(XCLK)和TXUSRCLK时钟域。为了发送数据，XCLK的速率必须匹配TXUSRCLK的速率，并且两个时钟域所有相位差异必须解决。G.

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（八）transceiver管脚位置在看手册时，看到最后写到了transceiver的资源信息和位置信息之前都是硬件工程师提供管脚来进行transceiver的输入，对于其transceiver位于哪个BANK以及其名字都不太清楚去哪里找。每次都是通过打开IO Planning图来找到管脚位置，然后在查看，这样虽然做也没问题，但始终是通过结果推导原因，不太好。通过

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（七）transceiver内部关键时钟梳理之TXUSRCLK、TXUSRCLK2、RXUSRCLK、RXUSRCLK2前言TXUSRCLK、TXUSRCLK2几种典型用法的框图RXUSRCLK、RXUSRCLK2前言前面我们理解了TXOUTCLK和RXOUTCLK的源头，那TXOUTCLK/RXOUTCLK最终要输出做什么用呢。就是用来生成TXUSERCLK、TXUS

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（六）transceiver内部关键时钟梳理之TXOUTCLK和RXOUTCLK前言TXOUTCLKRXOUTCLK前言前面我们已经研读了 transceiver的参考时钟 和复位的相关内容。 但是随着内容的深入，越来越多的信号出现在我的面前。例如TXOUTCLK、TXUSERCLK、TXUSERCLK2RXOUTCLK、RXUSERCLK、RXUSERCLK2

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（四）复位理解RXlane复位模式复位的步骤顶层使用复位模式同TX链路一样，RX的复位模式也是包含两种操作，这部分设置都一样1、顺序模式2、单步模式在ip example中，是直接使用顺序模式的，而且手册也是推荐使用顺序模式，那么我们就直接研究顺序模式了，单端模式暂时不关注 //-------------------- Transceiver R

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（三）复位理解之一前言复位模式复位的步骤前言本文将结合ip example工程来理解transceiver的复位，通过学习记录，力求将其复位过程理解通透。参考工程为serdes_3g复位模式手册中提到了两种复位模式复位模式1、顺序模式2、单步模式在ip example中，是直接使用顺序模式的，而且手册也是推荐使用顺序模式，那么我们就直接研究顺序模式了，单

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（二）环回模式环回模式环回模式Transceiver的环回功能对于调试和定位问题非常重要。环回有四种模式1、Near-End PCS Loopback 近端PCS2、Near-End PMA Loopback 近端PMA3、Far-End PMA Loopback 远端PMA4、Far-End PCS Loopback 远端PCS首先解

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——Transceiver（一）参考时钟解析前言IP核的部分设置Quad 的定义是什么？使用QPLL还是CPLLREFCLK0 Q2、REFCLK1 Q2这些时钟输入的架构？QPLL输入为什么可以选择4个 输入源？总结前言高速串行Transceiver是FPGA的精华所在，没用过它都不好意思说自己是玩FPGA的。但其复杂的结构确实劝退了一大波人。尽管目前xilinx的example已经做的很牛逼

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——DSP48E使用实例（四）实现功能代码写法用DSP48E1实现资源对比分析综合结果总结)实现功能前面一个博文我们介绍了DSP48E1资源实现了一个DSP48E1实现2个24bit的累加器的功能P1 = P1+ B1 *C1P2 = P2+ B2 *C1C1 = -1 OR 1现在，我们在这里用一个DSP48E1来实现P = P+ B *C （P=32bit B = 16bit

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——DSP48E使用实例（三）前言实现功能一般写法用DSP48E1实现总结)前言前面我们介绍了DSP48E1资源可以非常的灵活的使用，而且也给出了它的原语模型，现在我们用一个例子来说明它的妙用。实现功能在扩频通信中，例如接收GPS信号，我们一般需要进行相干累加，例如将接收的基带信号与本地PN码进行相乘并且累加，每隔1ms截取结果，并将累加器清0，然后重新累加。一般写法这里给出这个相关器

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——DSP48E（二）原语模型OPMODEALUMODEDSP48E1 例化总结原语模型看到这里心里已经有一万只草泥马在奔腾了，尼玛一个乘法器居然这么多控制线。但看到后面这个图后心中稍微安心了点这个图就比较明了了，我们主要关注一些什么信号呢。首先是数据输入线：P A B D C PCIN然后是模式控制线：OPMODE 、ALUMODE、CARRYINSEL当然还要注意一下INMO

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——DSP48E前言DSP48E1 Slice Features结构细节总结前言以7系列FPGA为参考，参考文档（ug479）一般来说我们大部分的情况，使用到DSP48E1的时候就是将其理解为乘法器。不管是我们调用IP核还是直接写代码“*”，综合之后都是占用DSP48E1的资源。但久而久之我们就把DSP48E1等效为乘法器了，这就有点小看它了。它可以说是一个微小型的处理器了。我们来看看它大概

提示：文章写完后，目录可以自动生成，如何生成可参考右边的帮助文档Xilinx FPGA资源解析与使用系列——CLB前言CLB OverviewDevice ResourcesRecommended Design Flow其他内容总结前言以7系列FPGA为参考，参考文档（ug474）CLB：Configurable Logic Block 可配置逻辑块CLB Overview我们来看一下CLB的基本构成CLB给我们提供了什么FPGA逻辑资源:1、6输入查找表2、可选配为2个5输入查找表