HDU - 2546 饭卡 【01背包+排序】

博客围绕题目链接http://acm.hdu.edu.cn/showproblem.php?pid=2546的题目展开。该题求最小容量且容量可能为负,可将容量范围转换,把可能为负的结果变为正数,用01背包求解最大值。同时,需对价格排序,运用贪心思想解决问题。

题目链接:http://acm.hdu.edu.cn/showproblem.php?pid=2546

题目问的是最小容量,而且容量可能会负数,我们可以换个角度解决问题,比如题目允许的容量是 5~m,我们可以把容量设置成

m~2*m-5,这样做的好处是能把可能为负数的结果变成正数,那么就可以用01背包求解问题(dp[容量]),求的是最大值。

另外需要给价格排序,比如下面这个两个数据,自己可以在没排序的情况下对比一下

2 1 11 6

2 11 1 6 

两个样例只是价格的顺序不同,数据不是很复杂,自己在纸上演算一下就知道为什么要排序了。(贪心的思想)

#include <iostream>
#include <cstdio>
#include <cstring>
#include <map>
#include <vector>
#include <cmath>
#include <algorithm>

using namespace std;

typedef long long ll;
typedef pair<int, int> pii;

const int Maxn = 1010;
const int INF = 0x3f3f3f3f;
const int LINF = 1e18;

int dp[Maxn<<2], a[Maxn];

int main(void)
{
    int n;
    while(scanf("%d", &n) != EOF) {
        if(!n) break;
        memset(dp, 0, sizeof(dp));
        for(int i = 0; i < n; ++i) scanf("%d", &a[i]);
        int k, limt, maxn;
        scanf("%d", &k);
        if(k < 5) {
            cout << k << endl; continue;
        }
        sort(a, a+n);
        limt = k+(k-5);
        dp[k] = 1; maxn = k;
        for(int i = 0; i < n; ++i) {
            for(int j = (Maxn<<2)-1; j >= k+a[i]; --j) {
                if(dp[j-a[i]] == 1 && j-a[i] <= limt) {
                    dp[j] = 1; maxn = max(maxn, j);
                }
            }
        }
        maxn = 2*k-maxn;
        cout << maxn << endl;
    }
	return 0;
}

 

### 在 Vivado 中配置和使用 HDU-XL-01 开发板的方法 #### 1. 确定开发环境与硬件支持 HDU-XL-01 是一款基于 Xilinx FPGA 的开发板。在 Vivado 中使用该开发板时,首先需要确保所使用的 FPGA 器件型号被 Vivado 支持[^1]。例如,如果开发板采用的是 Spartan 或 Artix 系列器件,则需要选择对应的器件型号。 #### 2. 创建 Vivado 工程 在 Vivado 中创建一个新的工程,并指定目标 FPGA 器件型号为 HDU-XL-01 所使用的具体型号。通过“Create Project”向导完成工程设置,并确保选择了正确的 FPGA 器件[^1]。 #### 3. 引入开发板约束文件 为了正确映射开发板上的资源(如 LED、按键、UART 等),需要引入开发板的约束文件(XDC 文件)。如果没有现成的 XDC 文件,可以根据开发板手册手动编写约束文件。以下是一个简单的 XDC 文件示例: ```xdc # LED 约束 set_property PACKAGE_PIN L15 [get_ports {LED[0]}] set_property IOSTANDARD LVCMOS33 [get_ports {LED[0]}] set_property PACKAGE_PIN M14 [get_ports {LED[1]}] set_property IOSTANDARD LVCMOS33 [get_ports {LED[1]}] # 按键约束 set_property PACKAGE_PIN J15 [get_ports BTN] set_property IOSTANDARD LVCMOS33 [get_ports BTN] ``` 将此文件添加到 Vivado 工程中,并确保其正确应用到设计中[^1]。 #### 4. 设计实现 根据具体功能需求,设计相应的 Verilog 或 VHDL 模块。例如,若需要实现一个简单的 LED 闪烁功能,可以参考以下代码: ```verilog module blinky ( input wire clk, // 时钟信号 input wire reset, // 复位信号 output reg [1:0] LED // LED 输出 ); reg [24:0] counter; always @(posedge clk or posedge reset) begin if (reset) begin counter <= 25'd0; LED <= 2'b00; end else begin counter <= counter + 1'b1; if (counter == 25'd50000000) begin // 约 1 秒 counter <= 25'd0; LED <= LED + 1'b1; end end end endmodule ``` 将上述模块添加到工程中,并确保其输入输出端口与开发板约束文件中的定义一致[^1]。 #### 5. 综合、实现与生成比特流 完成设计后,在 Vivado 中依次执行综合、实现和生成比特流的操作。确保所有步骤均无错误或警告信息。完成后,生成的比特流文件将用于编程 FPGA[^1]。 #### 6. 编程 FPGA 使用 Vivado 的“Open Hardware Manager”功能连接到实际硬件设备,并将生成的比特流文件下载到 HDU-XL-01 开发板中。确保开发板已正确连接至计算机,并安装了相应的驱动程序。 #### 7. 测试功能 下载比特流后,测试开发板上实现的功能是否符合预期。例如,观察 LED 是否按照设计要求闪烁。 --- ###
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