fpga配置时的管脚状态

发布: 2012-6-01 18:07 | 作者: weizhiheng | 来源: EETOP 赛灵思（Xilinx） 社区

fpga配置时的管脚状态 关于这个问题，好像网络上面有很多人问，但是eetop这个话题不多。 大多数的回答是：配置的时候所有的管脚默认是Z态。 这个说法到底对不对呢？下面我谈谈自己使用的几款新品的情况。 项目背景：开关信号发射机。初始状态要求IO信号都是低电平，来自控制DSP的发射控制信号触发IO开关信号的产生。 上电的时候不能有高电平，否则引起发射机状态不稳，会产生问题。 （1）VirtexII1000 设作IO的信号在上电配置的过程中用示波器测量时高电平，大约在90ms左右，和配置时间基本一致。在管脚配置栏设置 pull-down后，这个现象消失。未使用管脚没有这个现象。未使用管脚的处理是float。 （2）virtex5-xc5vsx50t 设作IO的信号在上电配置的过程中发现有和配置时间基本一致的一段大约在0.2V左右的凸起。基本可以认为是没有信号。 管脚配置没有做特殊设置。 （3）EP3C25的fpga，在配置的时候，能够发现编程应用的IO脚和未使用的管脚都有大约300ms左右的(EPCS16)高电平。 和配置时间完全一致。使用外接的下拉电阻6k左右下拉到1V左右，使用1k下拉到0.2V左右。 谈谈我的理解：无论a还是x的fpga，IO脚的基本结构都差不多，输出都是推拉mos管，能够实现三态、可编程的上下拉电阻等等。 在默认配置下，我认为cad工具可能设定了配置状态时 IO模块的三态功能和弱上拉功能同时起作用，所以会有上述现象。 altera cyclone3的EP3C25的fpga，我在网络上查了很久，测试过powerup no 什么的指示， io feature设定等，都没有作用，最好 只好外加下拉电阻了。不知道哪位高手遇到类似问题，是否在q软件里面可以设定，麻烦告知，不胜感激！

weizhiheng (2012-6-04 23:26:29)

本人仔细对比了a和x公司的芯片的iob模块，也就是pad的结构，发现a公司的只有上拉电阻、bus hold；而x公司同时有上拉、下拉电阻和bus hold。如果启用x公司的下拉电阻，那么配置时的三态将会被拉成地，因此能够满足对配置时管脚初始状态的需求，而a公司的似乎没有办法。 或者是本人对a公司的管脚配置模式掌握的不够，欢迎高手指点！！

weizhiheng (2012-6-04 23:30:09)

或者是本人对a公司的管脚配置模式掌握的不够，欢迎高手指点！！

weizhiheng (2012-6-08 22:57:14)

自己顶1下！

weizhiheng (2012-7-21 21:49:48)

敬请大家关注，难道大家都不考虑这个问题吗？

tang2992 (2013-9-26 16:23:35)

altera公司是只有上拉电阻、bus hold，而没有下拉电阻，assignment editor里面似乎也只有weak pull up resistor，是不是这就说明默认输出选项为高电平，如果需要低电平的话，又如何修改呢？