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RSS订阅原创 vivado无法配置Vscode解决方法
问题描述： Vivado是Xilinx公司提供的逻辑开发平台。如果不喜欢Vivado自带的文本编辑器，可以选择第三方的文本编辑器，例如VSCode。在Vivado中指定VSCode作为文本编辑器的方法如下：第一步：打开Vivado的设置；第二步：选择"Custom Editor"后点击右边那个三个点的按钮；第三步：填写"编辑器的路径 -g [file name]:[line number]"，完成后点击"OK"；填写的内容示例：C:\My_Programs\VSCode\Microso.
2022-01-11 11:52:48
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原创 FPGA之建立时间和保持时间概念
建立时间：时钟有效沿到来之前，数据必须保持稳定的最小时间；保持时间：时钟有效沿到来之后，数据必须保持稳定的最小时间；建立和保持时间的概念是相对于FPGA内部D触发器而言的，每一款FPGA的手册会给出其所支持建立保持时间的最小值；在FPGA中触发器的建立保持时间是否满足，指的是输入到FPGA中的D触发器的有效数据和时钟有效之间的偏差，是否满足根据时序模型分析给出的建立保持时间的范围。建立和保持时间的约束一般可以通过静态时序分析的通用模型得出，我们可以通过该模型分析出建立、保持时间的公式，从而根据公
2021-12-02 11:17:03
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原创 FPGA定点数截位
1、有符号定点数相加/减A：m位，B：n位；m>n，A在最高位补充一个符号位，变为m+1，A+B的结果为：m+1;2、无符号数定点数相加/减A：m位，B：n位；m>n，A=1111,，A在最高位补充一个符号位，变为01111，3、两个定点数做乘法A：m位，B：n位；m>n，A*B结果为m+n，4、截取符号位两个有符号定点数相乘，符号位位数至少是乘数和被乘数的符号位数之和，例如两个有1位符号位的定点数相乘，结果至少有两个符号位，而数据只需要一个符号位确定正负，可以
2021-10-12 21:48:39
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原创 FPGFA之时序约束简介
为了保证成功的设计，所有路径的时序要求必须能够让执行工具获取，普遍的三种路径为：输入路径：输入约束输入约束：offset in约束限定了输入数据和输入时钟边沿的关系 1.1、系统同步输入约束：在系统同步接口中，同一个系统时钟既传输数据也获取数据；OFFSET= IN 5ns VALID 5ns BEFORE “Sysclk”;1.2、源同步输入约束：在源同步接口中，时钟是在源设备中和数据一起产生并传输 OFFSET=in 1.25ns VALID 2....
2021-10-12 10:09:58
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原创 xilinx之引脚分配
引脚分类普通IO 专用下载配置引脚，只用于专用的功能，无论在什么阶段都只用于配置 功能复用引脚，在使用特定的功能时使用，例如使用BPI配置模式时；在FPGA IOB内部，PAD输出之前，内置上下拉电阻，且可以通关过Passive Pill_up/Pull_Down模块控制两个MOS管的导通与否来控制是否使能上下拉电阻；上拉电阻：将一个不确定的信号，通过一个电阻与电源相连，固定在高电平；增大电流，提高电平值，增强驱动能力，增强抗干扰能力； 下拉电阻：将一个不确定的信号，通过一个电阻与GND相连
2021-09-16 10:14:13
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原创 ADC和DAC相关技术术语
采样时间：从释放保持状态到采样电容电压稳定至新输入值1LSB范围之内所需要的时间采集时间：ln2N×(源阻抗×采样 电容) 混叠：频率超出奈奎斯特允许的输入信号频率，对所有有害信号将进行足够的衰减，使得ADC不对其进行数字化；孔径延迟：是从时钟信号的采样沿到发生采样时之间的时钟间隔；孔径抖动：采样与采样之间的孔径延迟的变化，远远小于孔径延迟；共模抑制比：抑制两路输入的共模信号的能力，指的是差分信号增益与共模信号增益之比 差模信号：指的是...
2021-09-13 15:56:12
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原创 空频、空时、空域、时域、频域抗干扰介绍
1、时域抗干扰：对时间域序列进行滤波，滤波系数h(n)，采样序列不断进行输入与滤波系数卷积计算，得到响应输出；例如常用的FIR和IIR滤波器。对于多窄带干扰噪声源和连续波干扰源有较好的处理效果，还可以解决多径问题；可以通过在接收机前端处理中增加一个嵌入式块实现；2、频域抗干扰：接收机不容易受到相对于接收机频带以外的强功率干扰；通常为带通滤波和阻带滤波，适用于窄带干扰噪声源，连续波干扰源以及较强的频带外干扰噪声源，3、空域抗干扰：通过多个自适应天线按照特定组合成天线阵列，波束成形，针对
2021-09-11 11:21:22
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原创 BUFG、IBUFG等与全局时钟资源相关的原语简介
同步时序电路基于时钟沿触发设计，对时钟的周期、占空比和延时、抖动提出了更高的要求，为了满足同步时序设计的要求，一般要求在FPGA设计中采用全局时钟资源驱动设计的主时钟，以达到最低的时钟抖动和延迟。全局时钟资源一般采用全铜工艺，并且设计专用时钟缓冲与驱动结构，从而使得全局时钟达到芯片内部的所有可配置单元（clb）、i/o单元和选择块RAM的时延和抖动都最小。与全局时钟资源相关的原语：1、IBUFG：输入全局缓冲，是与专用全局时钟输入管教相连接的首级全局缓冲。所有的从全局时钟管脚输入的信号必须经过IBU
2021-09-04 10:54:33
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原创 上位机与下位机简介
上位机指的是可以直接发送操作指令的计算机或者单片机，一般提供用户操作交互界面并向用户展示反馈数据。典型设备：电脑、平板、手机、面板、触摸屏 下位机：指的是与机器相连接的计算机或者单片机，一般用于接收和反馈上位机的指令，并根据指令控制机器执行动作以及从机器传感器读取数据。典型设备：PLC、stm32、51、FPGA、ARM等各类可编程芯片。上位机软件：用于完成上位机操作交互的软件上位机给下位机发送控制命令，下位机接收到此命令并执行相应的动作； 上位机给下位机发送状态...
2021-09-04 10:46:51
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原创 SPI、PCI、IIC、UART、GPIO、AXI4协议总结大全
1、GPIO通用可编程IO接口， 对于简单的外围设备或者电路，需要CPU为之提供控制手段，仅仅需要一位开关电路 接口至少有两个寄存器（通用IO控制寄存器和通用IO数据寄存器），数据寄存器的各位都直接引到芯片外部，而对于这种寄存器中的每一位的作用，即每一位的信号的流通方向，则可以通过控制寄存器中对应位独立的加以设置。2、SPI高速、全双工、同步的串行通信总线， 主要应用EEPROM、FLSH、ADC等慢速外设器件通信）。 主从方式进行工作，至少一个主设备，普通串行通信至少一次传输8位，SPI
2021-09-04 10:43:43
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原创 FPGA之约束总结
约束的类型：时序约束：主要用于规范设计的时序行为，表达设计者期望满足的时序要求，知道综合和布局布线截断的优化算法等； 布局布线约束：主要指定芯片I/O引脚位置和知道软件正在芯片特定的物理区域进行布局布线； 其他约束：指的是目标芯片型号，接口位置和电气特性等约束属性。约束的作用：减少逻辑和布线的延迟，提高工作效率； 获得正确的时序分析报告，静态时序分析工具以约束作为判断时序是否满足设计要求的标准； 指定FPGA引脚位置和电气标准 利于模块化设计 ISE通过综合工具XST的约束文件...
2021-09-04 10:32:23
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原创 ISE生成bit文件过程中报错-Bitgen:342
问题描述：Bitgen:342 - This design contains pins which have locations (LOC) that are not user-assigned or I/O Standards (IOSTANDARD) that are not user-assigned. 该设计包含有 非用户分配的位置(LOC)或非用户分配的I/O标准(IOSTANDARD)的引脚新版本的ISE对7系列FPGA的管脚约束增强了限制，以防止在用户不了解电路板电压或管脚连接时，由于
2021-08-26 11:03:33
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原创 XILINX之例化IDELAYCTRL
问题描述：PhysDesignRules:2417 - An IDELAYCTRL not found for clock region CLOCKREGION_X0Y0. 解决方法：attribute loc : string;attribute loc of IDELAYCTRL_AD（例化名）:label is "IDELAYCTRL_X#Y0#";IDELAYCTRL_AD: IDELAYCTRLport map(RDY =>RDY,...
2021-08-21 11:17:02
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原创 DSP之看门狗不断进行复位（It appears that the target is being held in reset）
问题描述：It appears that the target is being held in reset.This may bedue to Wait-In-Reset (WIR) configuration set by the EMU0=0and EMU1=1 pin settings.If this is the case, DISCONNECTall CONNECTED devices including icepick and then selectRETRY to clear the...
2021-08-20 11:17:17
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空空如也
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