宝沐熙的博客

a. 一般 ADC 内部有 delay 调节寄存器，可以通过 VIO 调节其值，查看采得的数据是否有好转；b. 对于并行数据接口（LVDS/LVCMOS）的 ADC 器件，可以将信号线加入 ILA 观察，是否出现某一根数据线出现常高/常低的情况，或某些数据线呈不规律的跳变；c. 在 FPGA 内部加时钟/区域约束，包括时钟周期约束、 input/output delay 约束及区域约束；d. 使用 VIO 将 ADC 设置在“测试模式”，确定芯片或硬件是否有问题；

注意：上面“浮点数转定点数”是输出既有整数也有小数部分，结果正常；如果将IP设置为只输出整数，则输出趋向于四舍五入计算，例3.4则输出3，3.51则输出4；log10(900) = 3.9542，fpga计算输出整数为3，小数输出为16’hf449,而16’h f449/(2^16) = 0.9542;log10(2) = 0.3010，fpga计算输出整数为0，小数输出为16’h4d10,而16’h4d10/(2^16) = 0.3010;

在pcie板卡的金手指飞线转为SATA 7pin的接口测试，可实现DMA读写、IDENTIFY获取等功能。有源码可直接下载使用。

a.NVMe的Admin CQ与Admin SQ命令放在Host内存中；因此SQ的64B要用FPGA的DDR或开一个bram空间存放，同理NVME写到HOST的CQ命令也需要存放在FPGA的DDR或一个bram空间，host收到NVME传来的MSI/MSI-X中断后，去CQ存放空间取CQ指令；b. 发送identify命令后，需要发送tial doorbell通知NVME；（发送CNS01h获取4096字节的固件信息等；发送CNS02h获取1024字节的namaspace list）

经典LVDS输出的ADC数据采集SPI驱动源码，不包含数据处理；里面讲述了fpga自动计算dco delay从而寻找最佳采样点的方法，该方法适用于任何采样率下、任何高低温下

本文章从实际JESD204B ADC芯片出发，讲述了部分和JESD204B相关的SYSREF同步、芯片抖动、线速率计算和SPI设计时注意事项；本人在此申明，文章中的源码只包含AD9689的SPI配置程序，且该程序经板卡验证。

（参考文档：ug570-ultrascale-configuration）（7系列配置参考文档：UG470）缩写备注：—全局时钟—4字节时钟，即一个bank中有4个byte lane，所以也是bank内时钟—专用字节时钟，即一个bank中有4个byte lane的每个byte lane的专用时钟—数据总线反转。

A） IDELAYCTRL的参考时钟可以为200M/300M/400M，一般默认200M；当时钟为200M时，IDELAY与ODELAY的tap为1/(322B） IDELAY与ODELAY的时钟CLK在-2等级时最大为800M；

前面出过一期【基于xilinx 7系列fpga的xadc代码，获取fpga内部温度、各电压值（包含源码和说明）】，链接：https://blog.youkuaiyun.com/scztao/article/details/132994791。这次出的是ultrascale及ultrascale+系列获取内部电压、温度程序，以前7系列的XADC程序在ultrascale及ultrascale+系列中不能使用。

由于vivado自带的仿真工具仿真很慢，大工程或与GT有关的工程，要等很久才有仿真结果；因此想到联合仿真，使用第三方工具仿真，提高效率；

基于ultrascale fpga的spi x8的multiboot启动、跳转等生成说明

基于7系列fpga的aurora动态配置线速率说明，无论是8b/10b还是64b/66b同样适用

基于FPGA的pcie实现，使用xdma ipcore在blockdesign中搭建工程，最后使用cmd命令进行数据的传输通信等

基于VIVADO的FPGA设计规范、时序约束和区域约束

b. 0x000C (Bit Timing Register)寄存器：配置TSJW、TSEG2、TSEG1这三个时间参数，TSJW在数据的[8:7] 位，TSEG2在数据的[6:4] 位，TSEG1在数据的[3:0] 位，高[31:9]位未使用；为1时表示该MESSAGE为扩展数据帧，ID标识符有29bit（即IDR的[31:21]+ IDR的[18:1]=29bit）；d） IDR的[18:1]位ID[17:0]是扩展数据帧的后18bit标识符，当上面的IDE为1时有效；而通常TSJW的值设为1）

2、 Bitstream_size，输入，32bit，为当前需要重配部分bin/bit文件的大小，必须先于new_recfg_flag给到端口；3、 cfg_data_in，输入，32bit，重配的数据输入，这个数据必须在new_recfg_flag之后给，因为new_recfg_flag信号会复位里面的写fifo；1、 new_recfg_flag，输入，1bit，有新重配的标志信号，上升沿有效；4、 cfg_data_in_vld，输入，1bit，重配数据输入的有效信号；

使用AXI4—Lite接口动态配置vivado中的pll锁相环

一、配置模式二、BPI flash的选择1.选择BPI注意事项2.支持同步读配置的FLASH3.BPI FLASH在ISE中的设置三、使用命令行生成bit及mcs的步骤四、在VIVADO中设置BPI configuration模式

【代码】基于xilinx 7系列fpga的xdc代码，获取fpga内部温度、各电压值。

基于ZYNQ的PL与PS交互教程，图文较多，主要是blockdesign设计中的框图，基本步骤详细，可按步骤实现功能。最后附上SDK中c代码，方便调试。

主要介绍和整理了ZYNQ系列FPGA设计注意事项，以及PS部分如何分配外设等等。注：该文档主要是针对ZYNQ的PS部分设计，仅个人找的一些资料和自己的理解，可能会有误。

xilinx 7系列FPGA配置、速率比较、专用管脚说明及启动顺序等介绍，参考xilinx文档ds1807series_overview一、名词缩写介绍二、7系列FPGA比较三、FPGA的配置模式说明四、专用管脚说明五、启动顺序