Exams/m2014 q4c

原创于 2023-05-23 21:58:59 发布 · 63 阅读

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#verilog

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该文章描述了一个基于同步复位的电路模块设计，模块名为top_module，包括时钟输入clk、数据输入d和同步复位输入r。在时钟的上升沿，如果复位信号r为1，则输出q被复位为0；否则，输出q跟随输入d的值变化。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Implement the following circuit:

同步复位

module top_module (
    input clk,
    input d, 
    input r,   // synchronous reset
    output q);

    always@ (posedge clk)
        if(r == 1)
            q <= 1'b0;
    	else 
            q <= d;
endmodule