【HDLBits刷题】Exams/m2014 q4a.

李十一11

已于 2022-04-24 08:18:12 修改

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分类专栏：数字电路 HDLBits刷题 Verilog 文章标签： fpga开发

于 2022-04-24 08:00:12 首次发布

本文链接：https://blog.youkuaiyun.com/qq_22774445/article/details/124374322

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本文介绍了D锁存器的实现与工作原理，强调了其与D触发器的区别。D锁存器是对电平敏感的存储设备，而D触发器则依赖于时钟边沿。在Verilog中，不完整的always块可能导致隐含的锁存器产生，这在组合逻辑中可能带来时序问题。博客讨论了如何避免产生未预期的锁存器，并给出了可能产生锁存器的代码示例。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Implement the following circuit:

Note that this is a latch, so a Quartus warning about having inferred a latch is expected.

做一个D锁存器

原理：D触发器是用两级D锁存器组成，且两级锁存器的敏感电平不同。

区别：D触发器是时钟沿敏感；D锁存器是电平敏感。

触发器对时钟脉冲边沿（上升或下降）敏感，在边沿来临时变化状态；

锁存器对时钟脉冲电平（持续时间）敏感，在一持续电平期间都运作。

触发器是边沿敏感的存储单元，数据存储的动作由时钟的上升或下降沿触发。在时钟为低或高时，输出端信号保持状态不变。

锁存器是一种对脉冲电平敏感的双稳态电路，它具有0和1两种稳定状态，一旦状态被确定，就能自行保持，直到有外部特定输入脉冲电平作用在电路位置时，才有可能改变状态。

module top_module (
    input d, 
    input ena,
    output q);
    always @(*)begin
        if(ena)
            q = d;
    end
endmodule

对于组合逻辑，if没有补全else，case条件不完全，可能会产生latch，但是如果中间的信号有初值，那就不会产生latch。所以我们建议组合逻辑尽可能不要产生latch，latch对于时序危害很大。

下面这种写法也是会产生latch的，所以 q = q这种写法是不是只是不要出现在组合逻辑电路里面？

module top_module (
    input d, 
    input ena,
    output q);
    always @(*)begin
        if(ena)
            q = d;  // q <= d;也会产生
        else
            q = q;  // q <= q;也会产生
    end
endmodule