Exams/m2014 q4b

eachanm

于 2023-05-23 21:40:00 发布

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分类专栏： HDLBits题目文章标签： verilog

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该模块定义了一个名为top_module的电路，它包含输入时钟clk、数据输入d和异步复位ar，以及输出q。在时钟的上升沿或者接收到异步复位信号时，如果复位信号ar有效，则输出q被清零；否则，输出q跟随数据输入d的值。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Implement the following circuit:

module top_module (
    input clk,
    input d, 
    input ar,   // asynchronous reset
    output q);

    always@ (posedge clk or posedge ar)
        if(ar)
            q <= 1'b0;
    	else 
            q <= d;
endmodule