【HDLBits刷题】Exams/m2014 q4c.

李十一11

于 2022-04-25 21:51:38 发布

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分类专栏： HDLBits刷题 Verilog Verilog典型电路文章标签： fpga开发

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本文介绍了一个使用Verilog语言实现的同步复位D触发器。该模块包含输入时钟clk、数据输入d和同步复位r，以及输出q。在时钟的上升沿，如果复位信号r为高，则q清零；否则，q的值将被d更新。这个模块是数字逻辑设计的基础组件，常用于数字电路和FPGA设计中。

摘要生成于 C知道，由 DeepSeek-R1 满血版支持，前往体验 >

Implement the following circuit:

写一个同步复位的D触发器

module top_module (
    input clk,
    input d, 
    input r,   // synchronous reset
    output q);
    always @(posedge clk)begin
        if(r)
            q <= 0;
        else
            q <= d;
    end
endmodule