dimples_Song的博客

FPGA设计中数据跨时钟处理

Quartus中使用SignalTap观察被优化的reg与wire信号参考博客我的理解笔者使用的方法不足之处参考博客可以先看一下参考博客，讲的还算很详细。https://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html我的理解参考博客中讲到，为了防止Quartus工具优化我们定义的wire和reg信号，可以在其定义前加约束，例如wire信号如下约束：(* keep *)wire a;或者wire

首先借用开源的axi_master模块，首先我用XHDL工具把VHDL转成了Verilog，并将其打包成了IP，名为axi_lite_master_vlog_v1_0。用户侧handshake接口如下所示，依次表示：写请求，读请求，写完成，读完成，写数据，写地址，读数据，读地址。当然要注意一下接口方向。axi lite master端接口如下所示：axi litemaster端...

有符号数的2进制表示方法是：最高位表示符号位，‘1’表示负数，‘0’表示正数。 通常负数以补码的形式出现。例如一个4bit数，首先它能够表示的有符号数的范围从-8~7。-8的二进制补码值为4'b1000，-7的二进制补码值为4'b1001...，正数的二进制补码等于它本身，即2的二进制补码值为4'b0010。 关于有符号数的Verilog写法如下：...

转载：http://xilinx.eetrend.com/blog/19492.1.6 SelectIO资源Spartan-6有丰富的I/O资源，包括SelectIO和RocketIO。Spartan-6每个I/O片（Tile）包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2，见图2-37。在这一小节里，分以下几个方面介绍Spartan-6的SelectIO资源。Sel...

        在使用ModelSim仿真的时候出现给了激励信号，模块端口却没有输出的一种情况。经排查是在测试激励文件（tb）里面没有给模块复位导致的。比如待测试模块（module）中有对reg型变量的操作，reg型变量是在复位信号下赋初始值的，因为在测试激励文件中，没有给复位信号或者一直使能会导致在使用ModelSim仿真时仿真软件不知道寄存器初始值的情况，因此与寄存器相关联的端口在仿真波形中没...