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RSS订阅原创 Intel FPGA I/O input delay 和output delay约束的例子
例子来自《Quartus Prime TimeQuest Timing Analyzer Cookbook》讲了关于如何约束I/O管脚delay的问题。大致思路是，约束实际的时钟和生成虚拟的时钟，设置硬件delay参数，根据input delay 和output delay的计算公式进行约束。以下为原文。Input and Output Delays with Virtual ClocksAll input and output delays should reference a virtu..
2021-11-20 22:47:29
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原创 Linux下安装sublime text 3并创建桌面快捷方式
Linux下安装sublime text 3并创建桌面快捷方式写在前面sublime text 3 linux安装包下载sublime text 3安装包解压缩添加sublime text 3快捷方式写在前面本博客记录了linux下sublime text 3的安装过程，并提供了安装包下载链接。博客所记录的安装过程可能不是非常严谨，笔者只是做个记录以备后续查看，读者在具体操作的时候遇到的问题可以百度其他的教程。sublime text 3 linux安装包下载安装包下载链接: sublime tex
2020-06-03 13:22:20
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原创 Quartus中使用SignalTap观察被优化的reg与wire信号
Quartus中使用SignalTap观察被优化的reg与wire信号参考博客我的理解笔者使用的方法不足之处参考博客可以先看一下参考博客，讲的还算很详细。https://www.cnblogs.com/oomusou/archive/2008/10/17/signaltap_ii_reg_wire.html我的理解参考博客中讲到，为了防止Quartus工具优化我们定义的wire和reg信号，可以在其定义前加约束，例如wire信号如下约束：(* keep *)wire a;或者wire
2020-05-23 23:24:52
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原创 一个简单的用户接口转axi lite接口读写BRAM的例子
首先借用开源的axi_master模块，首先我用XHDL工具把VHDL转成了Verilog，并将其打包成了IP，名为axi_lite_master_vlog_v1_0。用户侧handshake接口如下所示，依次表示：写请求，读请求，写完成，读完成，写数据，写地址，读数据，读地址。当然要注意一下接口方向。axi lite master端接口如下所示：axi litemaster端...
2019-12-07 17:44:33
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原创 关于FPGA中有符号数表示方法的一些认识
有符号数的2进制表示方法是：最高位表示符号位，‘1’表示负数，‘0’表示正数。 通常负数以补码的形式出现。例如一个4bit数，首先它能够表示的有符号数的范围从-8~7。-8的二进制补码值为4'b1000，-7的二进制补码值为4'b1001...，正数的二进制补码等于它本身，即2的二进制补码值为4'b0010。 关于有符号数的Verilog写法如下：...
2019-11-22 15:52:22
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原创 Vivado保存ila波形
保存：（write_hw_ila_data + 路径 + [upload_hw_ila_datahw_ila_*]）write_hw_ila_data F:/work/17_vpss_debug/vid_vpss_vpm/top.srcs/sources_1/ila/fpga_wr_wave [upload_hw_ila_data hw_ila_4]读取：（read_hw_ila_data ...
2019-08-05 21:20:27
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原创 Vivado与Sublime关联设置
1、Tools -->Settings2、如下图3、下图位置填入 D:/Program Files/Sublime Text 3/sublime_text.exe [file name]:[line number] ，前面是路径，后面是固定格式。4、与Notepad++等文本编辑器关联也是参照此方法...
2019-03-05 09:46:36
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转载 [转]BT1120接口及协议
原文地址：https://blog.youkuaiyun.com/angelbosj/article/details/49835105因为项目上用到的是 海思3536的bt1120接口对接 FPGA。项目上用到的是 1920 x 1080@60Hz. 和 3840 x 2160@30hz.首先讲一下 1920X1080@60HZ,这里走bt1120接口，走的是单边沿。下面 具体讲一下。 ...
2019-01-15 10:18:42
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原创 Xilinx FPGA配置clocking时钟动态相位输出
开发平台基于Vivado2017.3，器件使用的是Kintex7。先贴个时序图：如何动态配置clocking输出时钟相位，首先在ip核设置界面，勾选Dynamic Phase Shift，在左侧接口总览里面可以看到多出来4个信号，psclk：用于相移控制信号的驱动时钟，psen：控制相位偏移的使能信号，psincdec：用于相位正负偏移的信号，1表示正向偏移，0表示负向偏移。最后psd...
2018-12-29 16:55:58
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原创 Xilinx MIG DDR3 控制器 Modelsim 仿真
项目上用到图像拼接，输入的视频流要存DDR3，做个DDR3的Modelsim仿真。软件版本用的Vivado2017.3，这个版本生成的Modelsim仿真库好像跟Modelsim10.6版本才兼容。常用的Modelsim仿真库如下四个：secureip，unifast_ver，unimacro_ver，unisims_ver。 接着我上一篇转载的博客《Modelsi...
2018-11-21 17:06:31
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转载 Modelsim实现对Vivado中的MIG ddr3的仿真
原文地址：https://www.cnblogs.com/sepeng/p/6525366.html Vivado中的MIG已经集成了modelsim仿真环境，是不是所有IP 都有这个福利呢，不知道哦，没空去验证。 第一步：使用vivado中的MIG IP生成一堆东西 ，这个过程自己百度。或者是ug586有step by step 的，so easy。 生成...
2018-11-16 19:12:45
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原创 视频AXI4-Stream to Video Out 调试
本次调试的工作主要是尝试视频标准行场同步信号转AXI4 Stream再转行场数据信号输出。调试的目的在于Xilinx官方好多关于图像处理的Example，其中的视频流格式都是AXI4格式的，故学习一下。 下图为本测试工程Block设计图。其中Constant0的输出固定值0，Constant1输出固定值1。clk_wiz模块就用了一个locked信号，本来是尝试p...
2018-11-14 20:37:15
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转载 关于video in to axi4-stream
PG043 Video In to AXI4-Stream对于video转成AXIS的处理。关键信号READY/VALID HandshakeA valid transfer occurs whenever READY, VALID, ACLKEN, and ARESETn are high at the rising edge of ACLK. During valid transf...
2018-11-10 14:13:43
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原创 FPGA调试心得
常规的FPGA调试都是基于单个模块仿真、在线调试，调试通过了再集成到工程里。有时候单个仿真没问题，在线调试也没问题，但是一集成到工程里面就各种莫名其妙各种结果出不来，关于这类事件总结为以下3点：1、时钟是否安排到位？2、复位是否安排到位？3、管脚、时钟等一系列约束是否约束到位？ 基本上以上3点都是致命伤。。。。。。推荐在FPGA设计中，未使用引脚一定要...
2018-09-21 11:44:48
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原创 sublime打开文件乱码的解决方法
1、按‘Ctrl’+‘Shift’+‘P’三个键，敲入‘package’跳出如下一些选项，选择‘Package Control：Install Package’。2、出现如下界面，在空白区域敲‘ConvertToUTF’，点击‘ConvertToUTF8’即可。由于我sublime已经安装了ConvertToUTF，所以敲进去不显示了。3、这边的字符也能够正常显示了。...
2018-08-27 18:17:54
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原创 vivado输出block design 的tcl脚本文件
在TCL控制台输入如下命令将BD导出为tcl脚本：write_bd_tcl E:/dp_tx_ex/bdtcl.tcl，红色框内是tcl脚本导出的路径。
2018-08-03 17:28:13
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原创 vivado 约束未使用引脚
set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]以上语...
2018-08-01 10:52:26
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原创 xilinx FPGA时钟二选一
通常Xilinx FPGA时钟二选一用如下原语实现，其中S为时钟选择输入，I0和I1为两路时钟输入，O为一路时钟输出。 BUFGMUX #( ) BUFGMUX_inst ( .O(O), // 1-bit output: Clock output .I0(I0), // 1-bit input: Clock input (S=0) .I...
2018-07-26 11:23:37
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原创 ModelSim仿真时测试模块端口无输出的一种情况
在使用ModelSim仿真的时候出现给了激励信号，模块端口却没有输出的一种情况。经排查是在测试激励文件（tb）里面没有给模块复位导致的。比如待测试模块（module）中有对reg型变量的操作，reg型变量是在复位信号下赋初始值的，因为在测试激励文件中，没有给复位信号或者一直使能会导致在使用ModelSim仿真时仿真软件不知道寄存器初始值的情况，因此与寄存器相关联的端口在仿真波形中没...
2018-07-25 20:29:48
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转载 XILINX的ISE环境下怎样在ChipScope加入被优化掉的信号
转自：https://blog.youkuaiyun.com/times_poem/article/details/51324671转载收藏学习一下。Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析...
2018-07-09 13:26:40
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原创 FPGA视频发送卡调试
1、发送卡连接视频发送设备，例如笔记本hdmi接口或者显卡的hdmi接口，设置输出分辨率为1024×768。2、桌面右击‘图形选项’-->’屏幕适配’-->’内置显示器‘-->’图像居中’，‘图形选项’-->’屏幕适配’-->’数字式显示器‘-->’保持显示缩放比‘。3、如果右键菜单没有图形选项，自行百度进行添加。4、本次调试制作了一幅1024×768的图像，前...
2018-06-12 19:44:02
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原创 Altuim Designer对Polygon和Fill单独设置间距约束
Altuim Designer对Polygon（动态铜）和Fill（静态铜）单独设置间距约束。打开约束管理器，点开‘Electrical’--> 'Clearance'，语法在下图中已经列出。本人具体设置的是常规间距为5mil，‘Fill’与‘Polygon’与所有Object的间距为10mil。...
2018-04-02 09:53:54
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转载 XIlinx ISE与win8，win10兼容设置
转载自特权同学《特权 Xilinx FPGA SF-SP6 入门指南 ISE14.6 破解 》 ISE 对 win8/win10 无法完美支持（包括目前最新的 14.7），在使用 64位 ISE 时点击 OPEN 之类的东西时程序都会崩溃。 因此想要正常使用 64 位可以有如下临时解决办法。 ● 找到程序安装路径下的如下文件夹 C:\Xilinx\14.6\ISE_DS\ISE\lib\nt64...
2018-03-13 00:17:00
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转载 《Xilinx可编程逻辑器件设计与开发（基础篇）》连载15：Spartan-6的SelectIO资源
转载：http://xilinx.eetrend.com/blog/19492.1.6 SelectIO资源Spartan-6有丰富的I/O资源，包括SelectIO和RocketIO。Spartan-6每个I/O片（Tile）包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2，见图2-37。在这一小节里，分以下几个方面介绍Spartan-6的SelectIO资源。Sel...
2018-03-05 10:06:45
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原创 不同分辨率对应的像素输出时钟以及同步信号参数的整理
一行数据包括：Hor Sync（行同步）、 Hor Back Porch（行消隐）、 Hor Active Video（行视频有效）和Hor Front Porch（行前肩）；一场数据包括：Ver Sync（场同步）、 Ver Back Porch（场消隐）、 Ver Active Video（场视频有效）和Ver Front Porch（场前肩）。1280*800@60Hz：...
2018-03-03 12:59:04
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原创 CAM350导入rou文件
CAM350直接导入rou文件会提示'No header % found,load stopped'，用记事本打开rou文件，删除图中选中的带有分号的行，再用CAM350导入时选择正确的参数就ok。
2018-02-26 16:20:20
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原创 Cadence Allegro PCB丝印字体大小设置
如下设置，本人通常使用如下两个字体大小（单位：mil）。1号字体用于标注器件丝印以及一些接插件引脚定义；2号字体用于标注板子版本号以及电源的VCC，GND等需要醒目的内容。...
2018-02-26 13:59:40
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原创 Xilinx ISE 与 Notepad++关联设置
1，打开ISE软件，依次选择工具栏中‘Edit’-- > 'Preferences'；2，按照如下图所示设置：‘Command line syntsx’一栏中填入的是Notepad++的安装路径，具体我是安装在D盘目录下，框中填入‘{D:/Program Files/Notepad++/notepad++.exe} $1’，注意$1前有一个空格
2018-02-06 12:04:11
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转载 ODDR2的使用
原文链接：http://blog.sina.com.cn/s/blog_50363a790102w7xc.html1.Spartan6 FPGA中， PLL产生的时钟不能直接连到FPGA的通用I/O上；2.如果硬件已经连上了，可通过在PLL输出与通用I/O之间增加ODDR2模块缓冲来解决。3.ODDR2与PLL模块可放在一个V文件中。4.ODDR2模块如下： ODDR2 #(
2018-01-30 22:12:28
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原创 Cadence OrCAD Capture 画原理图如何将错位的连线自动连上器件引脚，连线对齐引脚
错位的连线，如下图。设置方法：在Cadence OrCAD Capture 工具栏，依次点击'Options'-->'Preferences'-->'Grid Display'，勾选红色框，点击'确定'，如下图：设置好后如下图：
2018-01-25 16:23:30
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原创 Cadence Allegro PCB快捷键设置方法
找到Cadence的安装路径，定位到'Cadence\SPB_Data\pcbenv'文件夹下，找到文件名为'env'的文件。用记事本打开'env'文件，打开后图下图。本人添加快捷命令如下，命令注解请读者往下翻：funckey 1 'pop bbdrill;pop swap;subclass top'funckey 2 'pop bbdrill;pop swap;s
2018-01-22 10:36:22
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原创 Cadence Allegro PCB如何取消走线记忆功能?
在Allegro PCB中，我们可能会经常切换走线线宽，但是Allegro PCB默认是记忆走线线宽的，意思就是在连接一个新的网络线时，软件会默认使用连接上一个网络所使用的线宽，我遇到的很头疼的问题就是电源线需要加宽，然而布信号线的时候默认也是用的电源的线宽，因此又需要手动修改线宽。 设置方法：打开Allegro PCB软件，在菜单栏选择'Setup'-->'User Preferen
2018-01-22 10:20:47
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原创 Cadence Allegro PCB添加泪滴的方法
1.打开Allegro PCB软件，通过菜单栏，依次选择‘Route’ -->‘Gloss’-->‘parameters’，我个人只选择下图中选定的这个选项。2.点击‘Gloss’即可添加泪滴，添加完点击‘Close’即可。效果图如下，红色部分就是添加的泪滴。
2018-01-18 21:14:44
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原创 Altium Designer操作一些命令时鼠标无法自动对齐焊盘中心点的解决方法
在使用Altium Designer画图的过程中，我们需要测量焊盘之间的距离，但是鼠标无法自动对齐焊盘会导致测量结果不准确。通过快捷键‘Shift’+‘E’即可解决。一下不行按两下。效果图如下。...
2018-01-15 14:30:27
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5
axi_master_bram_rw_20191207.rar
2019-12-07
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