Xilinx FPGA配置clocking时钟动态相位输出

最新推荐文章于 2025-11-20 23:09:14 发布
原创 最新推荐文章于 2025-11-20 23:09:14 发布 · 1.2w 阅读 · 78 ·
CC 4.0 BY-SA版权
版权声明：本文为博主原创文章，遵循 CC 4.0 BY-SA 版权协议，转载请附上原文出处链接和本声明。
文章标签：

#时钟动态相位 #Xilinx FPGA

本文介绍在Vivado2017.3环境下，使用Kintex7器件通过动态相位偏移(Dynamic Phase Shift)功能调整时钟输出相位的方法。通过设置ip核并使用psen、psincdec等信号实现相位控制，最终完成相位偏移。文章提供仿真波形，展示相位偏移效果。

开发平台基于Vivado2017.3，器件使用的是Kintex7。

先贴个时序图：

如何动态配置clocking输出时钟相位，首先在ip核设置界面，勾选Dynamic Phase Shift，在左侧接口总览里面可以看到多出来4个信号，psclk：用于相移控制信号的驱动时钟，psen：控制相位偏移的使能信号，psincdec：用于相位正负偏移的信号，1表示正向偏移，0表示负向偏移。最后psdone是相位偏移完成标志信号。权威的接口说明可以自行查阅xilinx 官方手册pg065。

标题

在第二页输出时钟最后勾选Use Fine PS，

标题

关注一下VCO的频率，一个psen高脉冲，输出相位偏移1/56个VCO周期。

标题

然后例化一下，写个testbench，我看clocking这个ip核的example中，psclk的频率设置的是100Mhz。仿真使用的Vivado自带的仿真器，因为Modelsim仿真时，psdone信号死活不拉高，估计是有BUG。

仿真波形如下，一个psen，输出时钟相位偏移20ps。刚好等于1/891Mhz/56

标题
标题
FPGA约束：时钟相移 - 正相位调整
weixin_50547796的博客
10-16 634
正相位调整在FPGA设计中扮演着重要的角色，可应用于数据同步、时序优化和时钟域转换等场景，通过灵活的相位调整，可以提高时序性能、减少时钟间的相互干扰，并确保信号的正确传输和转换，在设计过程中根据实际需求选择适当的相位偏移量，并结合相应的源代码进行实现。正相位调整是指将时钟信号向正方向微调一定的相位偏移量，相位调整是在时钟引入FPGA后对时钟信号进行微调，以满足设计要求，正相位调整可以用于解决时序问题，例如减少数据路径的不平衡延迟，提高时序性能。表示经过正相位调整后的输出时钟信号，其中。
FPGA 学习笔记：Vivado 工程更改FPGA 型号
坚韧与专注
08-28 1万+
FPGA 学习笔记：Vivado 工程更改FPGA 型号
IP核之PLL实验
xxz1445的博客
02-12 918
MMCM和PLL：MMCM（混合模式的时钟管理，数字电路）是在PLL（锁相环，模拟电路）基础上加入的DCM（数字时钟管理单元）的一部分以进行精细的相移，即MMCM在PLL基础上加上了相位动态调整功能，MMCM相对PLL的优势就是相位可动态调整，但PLL占用的面积更小。Xilinx FPGA的时钟管理：CMT（Clock Management Tiles）：时钟管理单元，可以对时钟进行管理，具有时钟倍频、分频、相位偏移、可编程占空比和优化抖动等功能。在design sources中添加例化代码和tb文件。
[小梅哥FPGA] 如何通过动态重配置实现FPGA时钟的实时频率/相位/占空比调整？
zgmxs的专栏
03-11 2085
PLL和MMCM是实际存在的硬件电路，用以对输入时钟的负面变化，如抖动、频率变化、相位偏移、占空比失真等进行处理。基于该表，用户在初始化Clk_Wiz后，只需要计算好所需的频率、相位、占空比对应的设置值，使用Xil_Out32函数配置对应寄存器即可。通过上述步骤，在平时的开发调试过程中，亦或是一些对于时钟可能有着实时性要求的设计（如数据采集、图像处理）里，我们便可以在无需重新修改设计的前提下，通过AXI4总线来完成对时钟频率、相位的调控，从而达到缩短设计周期以及让设计适应更多场景的目的。
FPGA教程系列-Vivado IP核Clock Wizard核解析及测试
最新发布
fantasygwh2015的博客
11-20 1157
锁相环作为一种反馈控制电路，其特点是利用外部输入的参考信号来控制环路内部震荡信号的频率和相位。因为锁相环可以实现输出信号频率对输入信号频率的自动跟踪，所以锁相环通常用于闭环跟踪电路。锁相环在工作的过程中，当输出信号的频率与输入信号的频率相等时，输出电压与输入电压保持固定的相位差值，即输出电压与输入电压的相位被锁住，这就是锁相环名称的由来。Vivado中的生成锁相环的IP核为Clocking Wizard：用来监控时钟是否停止、故障和频率变化。一般不用。选项用于选择是使用MMCM还是PLL来完成时钟需求。
【Vivado】clock ip核的使用
热门推荐
weixin_45239657的博客
10-04 1万+
PLL用于振荡器中的反馈技术。许多电子设备要正常工作，通常需要外部的输入信号与内部的振荡信号同步。一般的晶振由于工艺与成本原因，做不到很高的频率，而在需要高频应用时，由相应的器件VCO，实现转成高频，但并不稳定，故利用锁相环路就可以实现稳定且高频的时钟信号。其具有时钟倍频、分频、相位偏移和可编程占空比的功能。
FPGA面试-常用知识点
supermecase的博客
09-27 2048
本贴记录一下自己找工作(FPGA工程师方向)过程中顺下来的知识点，如有错误的，请不吝指出，共同进步！
动态配置PLL：IOPLL Reconfig
hsjabc的博客
05-17 2406
PLL（锁相环）是FPGA中常见的 IP CORE ，使用之初认为IP核进行配置后无法进行重配置，但在了解了 IOPLL Reconofig IP CORE 过后了解到原来 PLL IP CORE 也是能够进行动态重配置的。上图分别是 fPLL （小数分频）和 IOPLL（整数分频） 的内部结构图，M、N、C，分别代表的是 乘法单元、前分频器、输出分频，个人理解为 OUT_CLK[x] = IN_CLK * M / N / Cx；注：不论写还是读，在写或者读期间，未使用的地址总线和数据总线都必须为0。
xilinx mmcm输出时钟动态相位移动
qq_35510213的博客
08-18 4496
xilinx的时钟动态相位移动需要使用MMCM，同时使能 ps ，设置如下： 其输入端口为psclk ,psen ,psincdec ,输出psdonde psen每拉高一个psclk时钟，就相位就会变化1个tap，然后12个psclk时钟之后，psdone拉高，表示设置成功。 1个tap为相位移动时钟的VCO周期的56分之1. 举例： VCO时钟为1250Mhz ，那么1个tap的算法为： 1 000 000 000 000（ps)/1250 000 000 /56 = 14..
基于xilinx-MMCM输出时钟相位调整的实现
Multiroad的博客
03-16 4754
本文讲述了如何使用xilinx的mmcm进行输出时钟的动态相位设置。
【高级时钟管理实践】：Xilinx FPGA与Clocking Wizard技巧
首先，概述了Xilinx FPGA的时钟资源和管理组件，包括专用时钟网络、全局时钟缓冲BUFG、频率合成器MMCM和相位环路器PLL等。其次，介绍了Clocking Wizard的设计流程、配置技巧及实例分析，帮助读者掌
FPGA之时钟相位的理解
05-01
有关FPGA的设计项目中经常需要用到多个时钟，有些辅助器件的控制时钟和驱动时钟具有不同的相时钟相位，因此本文对时钟的相位作了仿真及图示说明
动态相位调整技术在FPGA中的设计与实现
07-20
提出一种基于FPGA的动态相位调整实现方案。在高速数据传输接口中，由于数据窗缩小以及传输路径不一致，造成数据和时钟信号在FPGA的接收端发生位偏移和字偏移。动态相位调整技术根据当前各数据线物理状态，对各信号线动态进行去偏移操作，克服了静态相位调整中参数不可再调的缺点，使接口不断适应外部环境的变化，从而保证数据的可靠传输。
小梅哥Xilinx FPGA学习笔记18——专用时钟电路 PLL与时钟向导 IP
m0_51430584的博客
12-27 3431
IPIntellectual Property）即知识产权，简言而之，IP即电路功能模块。IP核在数字电路中常用于比较复杂的功能模块（如FIFORAMFIR滤波器、SDRAM控制器、PCIE接口等）设计成参数可修改的模块，让其他用户可以直接调用这些模块。IP核有三种不同的存在形式：HDL 语言形式---（软核）硬件描述语言;可进行参数调整、复用性强；布局、布线灵活；设计周期短、设计投入少网表形式---（固核）完成了综合的功能块；
Clocking Wizard IP核的axi-lite动态配置
weixin_48437318的博客
12-18 1193
在做正点原子的hdmi显示实验时，在lcd显示部分Clocking Wizard都是动态调整输出时钟的，进入HDMI就直接固定值了，用起来一点也不方便，就想探索一下Clocking Wizard怎么配置输出两个时钟。当需要两个及以上的输出时，要在block design里面设置好配置，可以动态配置，启用axi-lite接口，开启两个输出。我们进入vitis里面需要配置，总时钟倍频系数为37.125分频系数为5，单个时钟的分频为5和1。可以看到倍频系数为37.125分频系数为5，单个时钟的分频为5和1。
FPGA原理与结构（16）——时钟IP核的使用与测试
apple_53311083的博客
09-12 7687
本文介绍xilinx的时钟IP核 Clocking Wizard v6.0的具体使用与测试过程，主要介绍各个界面参数的不同含义和配置方法
FPGA Editor修改PLL时钟相位的简单方法
青春易逝，愿不负昭华，期待梦与远方
06-06 2650
对于已经编译综合且生成bit文件的工程来说，若果想要仅仅修改PLL的某个时钟相位，若是直接在PLL IP里修改的话，则需要重新进行编译，这将花费很长时间。 下面介绍一种简单的方法，来节省综合编译的时间。 在该工程的processes下面，选择place & Route --View/Edit Routed Design(FPGA Editro) 在左上角，file-- mai...
低成本FPGA中实现动态相位调整
weixin_30477293的博客
03-13 1267
在FPGA中，动态相位调整(DPA)主要是实现LVDS接口接收时对时钟和数据通道的相位补偿，以达到正确接收的目的。ALTERA的高端FPGA，如STRATIX(r) 系列中自带有DPA电路，但低端的FPGA，如CYCLONE(r)系列中是没有的。下面介绍如何在低端FPGA中实现这个DPA的功能。 实现架构 在LVDS输入接收时，时钟和数据的相位可能是不确定的，因此我们需要将时钟的相位作...
vivado 时钟ip核的使用
02-22
### 使用Vivado中的时钟IP核 #### 创建项目并配置环境 当使用 Vivado 设计工具进行 FPGA 开发时，创建新项目是第一步。确保选择了合适的版本，比如 Vivado 2020.2 版本，在启动界面点击“create Project”以建立新的工程[^2]。 #### 添加时钟IP核 为了利用内置的时钟IP核功能，可以在 IP Catalog 中找到 Clocking Wizard 或其他与时钟相关的 IP 核。通过搜索框定位所需的时钟组件，并将其加入到设计中。对于复杂的时序需求，Clocking Wizard 提供了灵活的参数设置选项来满足特定的应用场景[^1]。 ```tcl # 打开 IP catalog 并添加 clocking wizard IP 核 set clk_wiz [ create_ip -name clk_wiz -vendor xilinx.com -library ip -module_name my_clk_gen ] ``` #### 配置时钟属性 一旦添加了时钟IP核之后，就可以对其进行详细的配置。这包括但不限于输入频率、输出频率以及相位调整等重要参数。这些都可以在图形化界面上直观操作，也可以通过 Tcl 命令行脚本来自动化这一过程。 ```tcl # 设置时钟生成器的具体参数 set_property CONFIG.PRIM_IN_FREQ.VALUE_SRC USER \ [ get_ips my_clk_gen ] set_property CONFIG.CLKOUT1_REQUESTED_OUT_FREQ.Value 100 \ [ get_ips my_clk_gen ] ``` #### 实现主时钟约束 完成上述步骤后，还需要定义适当的时钟约束条件，以确保整个系统的同步性和稳定性。可以通过 XDC 文件指定具体的时钟信号及其特性，如周期时间和抖动范围等。这样做的目的是让综合工具能够理解设计意图，并据此优化布局布线策略。 ```xdc # 定义外部输入时钟 create_clock -period 10.000 -name sys_clk [get_ports sys_clk] # 对于由内部PLL产生的时钟，则需关联至相应端口 create_generated_clock -source [get_pins /my_clk_gen/inst/clk_out1] \ -divide_by 1 -multiply_by 1 -phase 0.0 \ -name pll_clk [get_nets {pll_clk}] ``` #### 编译与验证 最后一步是对整个设计进行全面编译和仿真测试，确认所有设定都按预期工作正常。如果一切顺利的话，便可以获得一个经过良好调校后的时钟网络结构，从而保障后续逻辑电路的设计质量。
评论 4
成就一亿技术人!
拼手气红包6.0元
还能输入1000个字符
 
红包 添加红包
表情包 插入表情
表情包 代码片
 条评论被折叠 查看
添加红包

请填写红包祝福语或标题

个

红包个数最小为10个

元

红包金额最低5元

当前余额3.43元 前往充值 >
需支付：10.00元
成就一亿技术人!
领取后你会自动成为博主和红包主的粉丝 规则
hope_wisdom
发出的红包
实付元
使用余额支付
点击重新获取
扫码支付
钱包余额 0

抵扣说明：

1.余额是钱包充值的虚拟货币，按照1:1的比例进行支付金额的抵扣。
2.余额无法直接购买下载，可以购买VIP、付费专栏及课程。

余额充值