ModelSim仿真时测试模块端口无输出的一种情况

        在使用ModelSim仿真的时候出现给了激励信号，模块端口却没有输出的一种情况。经排查是在测试激励文件（tb）里面没有给模块复位导致的。比如待测试模块（module）中有对reg型变量的操作，reg型变量是在复位信号下赋初始值的，因为在测试激励文件中，没有给复位信号或者一直使能会导致在使用ModelSim仿真时仿真软件不知道寄存器初始值的情况，因此与寄存器相关联的端口在仿真波形中没有值。

测试激励文件中的激励信号（reset一直为0）：

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initial
begin
reset = 0;
clk = 0;
end
always #10 clk = ~clk;

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仿真波形如下：

从仿真图中可以看出计数器模块的输出的值是未知的。

将激励信号修改一下（添加了reset复位信号）：

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initial
begin
reset = 0;
clk = 0;
#10 reset = 1;
#20 reset = 0;
end

always #10 clk = ~clk;

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仿真波形如下：

有ModelSim仿真基础的读者，可根据笔者提供的代码自己动手试试看。

计数器模块（待测试模块）：

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`timescale 1ns/1ps
module counter(
clk,
reset,
counter_o
);
input  wire           clk;
input  wire           reset;
output wire  [9:0]  counter_o; 
reg [9:0] counter;
always@(posedge clk or posedge reset)
begin
    if(reset)
        begin
            counter <= 10'd0;
        end
    else
        begin
            counter <= counter + 1'b1;
        end

end
assign counter_o = counter;
endmodule

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测试激励模块：

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`timescale 1ns/1ps
`include"counter.v"
module counter_tb();
reg clk,reset;
wire [9:0] counter;
initial
begin
reset = 0;
clk = 0;
#10 reset = 1;//备注这两行，仿真结果不一样
#20 reset = 0;//备注这两行，仿真结果不一样
end
always #10 clk = ~clk;
counter counter_inst(
.clk        (clk),
.reset        (reset),
.counter_o  (counter)
);

endmodule

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