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Vivado保存ila波形
保存：（write_hw_ila_data + 路径 + [upload_hw_ila_datahw_ila_*]）write_hw_ila_data F:/work/17_vpss_debug/vid_vpss_vpm/top.srcs/sources_1/ila/fpga_wr_wave [upload_hw_ila_data hw_ila_4]读取：（read_hw_ila_data ...原创 2019-08-05 21:20:27 · 1898 阅读 · 0 评论 -
Xilinx FPGA配置clocking时钟动态相位输出
开发平台基于Vivado2017.3，器件使用的是Kintex7。先贴个时序图：如何动态配置clocking输出时钟相位，首先在ip核设置界面，勾选Dynamic Phase Shift，在左侧接口总览里面可以看到多出来4个信号，psclk：用于相移控制信号的驱动时钟，psen：控制相位偏移的使能信号，psincdec：用于相位正负偏移的信号，1表示正向偏移，0表示负向偏移。最后psd...原创 2018-12-29 16:55:58 · 12354 阅读 · 4 评论 -
Xilinx MIG DDR3 控制器 Modelsim 仿真
项目上用到图像拼接，输入的视频流要存DDR3，做个DDR3的Modelsim仿真。软件版本用的Vivado2017.3，这个版本生成的Modelsim仿真库好像跟Modelsim10.6版本才兼容。常用的Modelsim仿真库如下四个：secureip，unifast_ver，unimacro_ver，unisims_ver。 接着我上一篇转载的博客《Modelsi...原创 2018-11-21 17:06:31 · 4033 阅读 · 6 评论 -
Modelsim实现对Vivado中的MIG ddr3的仿真
原文地址：https://www.cnblogs.com/sepeng/p/6525366.html Vivado中的MIG已经集成了modelsim仿真环境，是不是所有IP 都有这个福利呢，不知道哦，没空去验证。 第一步：使用vivado中的MIG IP生成一堆东西 ，这个过程自己百度。或者是ug586有step by step 的，so easy。 生成...转载 2018-11-16 19:12:45 · 3254 阅读 · 0 评论 -
视频AXI4-Stream to Video Out 调试
本次调试的工作主要是尝试视频标准行场同步信号转AXI4 Stream再转行场数据信号输出。调试的目的在于Xilinx官方好多关于图像处理的Example，其中的视频流格式都是AXI4格式的，故学习一下。 下图为本测试工程Block设计图。其中Constant0的输出固定值0，Constant1输出固定值1。clk_wiz模块就用了一个locked信号，本来是尝试p...原创 2018-11-14 20:37:15 · 3889 阅读 · 1 评论 -
关于video in to axi4-stream
PG043 Video In to AXI4-Stream对于video转成AXIS的处理。关键信号READY/VALID HandshakeA valid transfer occurs whenever READY, VALID, ACLKEN, and ARESETn are high at the rising edge of ACLK. During valid transf...转载 2018-11-10 14:13:43 · 2351 阅读 · 0 评论 -
vivado 约束未使用引脚
set_property BITSTREAM.CONFIG.UNUSEDPIN Pulldown [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullup [current_design]set_property BITSTREAM.CONFIG.UNUSEDPIN Pullnone [current_design]以上语...原创 2018-08-01 10:52:26 · 7858 阅读 · 1 评论 -
xilinx FPGA时钟二选一
通常Xilinx FPGA时钟二选一用如下原语实现，其中S为时钟选择输入，I0和I1为两路时钟输入，O为一路时钟输出。 BUFGMUX #( ) BUFGMUX_inst ( .O(O), // 1-bit output: Clock output .I0(I0), // 1-bit input: Clock input (S=0) .I...原创 2018-07-26 11:23:37 · 9174 阅读 · 3 评论 -
XILINX的ISE环境下怎样在ChipScope加入被优化掉的信号
转自：https://blog.youkuaiyun.com/times_poem/article/details/51324671转载收藏学习一下。Xilinx ISE开发工具中的ChipScope工具就相当于AlteraQuatusII中的SignalTap II，能够捕捉FPGA内部的信号，方便了调试过程。随着FPGA设计复杂程度越来越高，芯片内部逻辑分析功能显得越来越重要。硬件层次上的逻辑分析...转载 2018-07-09 13:26:40 · 1678 阅读 · 0 评论 -
XIlinx ISE与win8，win10兼容设置
转载自特权同学《特权 Xilinx FPGA SF-SP6 入门指南 ISE14.6 破解 》 ISE 对 win8/win10 无法完美支持（包括目前最新的 14.7），在使用 64位 ISE 时点击 OPEN 之类的东西时程序都会崩溃。 因此想要正常使用 64 位可以有如下临时解决办法。 ● 找到程序安装路径下的如下文件夹 C:\Xilinx\14.6\ISE_DS\ISE\lib\nt64...转载 2018-03-13 00:17:00 · 2621 阅读 · 0 评论 -
《Xilinx可编程逻辑器件设计与开发（基础篇）》连载15：Spartan-6的SelectIO资源
转载：http://xilinx.eetrend.com/blog/19492.1.6 SelectIO资源Spartan-6有丰富的I/O资源，包括SelectIO和RocketIO。Spartan-6每个I/O片（Tile）包含两个IOB、两个ILOGIC2、两个OLOGIC2和两个IODELAY2，见图2-37。在这一小节里，分以下几个方面介绍Spartan-6的SelectIO资源。Sel...转载 2018-03-05 10:06:45 · 1466 阅读 · 0 评论 -
ODDR2的使用
原文链接：http://blog.sina.com.cn/s/blog_50363a790102w7xc.html1.Spartan6 FPGA中， PLL产生的时钟不能直接连到FPGA的通用I/O上；2.如果硬件已经连上了，可通过在PLL输出与通用I/O之间增加ODDR2模块缓冲来解决。3.ODDR2与PLL模块可放在一个V文件中。4.ODDR2模块如下： ODDR2 #(转载 2018-01-30 22:12:28 · 7070 阅读 · 0 评论