LeeConstantine-优快云博客

原创 FPGA FLASH烧写遇到的问题

等方式，解决了因存储限制、信号完整性或配置引擎兼容性导致的问题。若后续遇到类似异常，可优先尝试启用压缩，并结合Flash日志与硬件信号分析定位根本原因。我在烧写FLASH的时候，发现烧写完毕以后，程序不能正常运行，而在XDC中增加了以下语句就烧写成功了。在Xilinx FPGA设计中，启用比特流压缩（

2025-04-01 23:42:37 674

原创 FPGA的滤波器设计流程

在FPGA滤波器设计中，合理的流程规划能显著提高设计效率和可靠性。

2025-03-02 23:31:33 510

原创 FPGA开发，使用Deepseek V3还是R1（9）：FPGA的全流程（详细版）

通过这种增强版的多层流程图和分阶段深度解析，开发者可以更精准地将DeepSeek集成到FPGA开发全流程中，实现从系统架构到物理实现的智能化开发闭环。可综合代码/时序预分析报告。V3 + 需求管理工具。定点化模型/资源预估表。R1 + HDL编辑器。时序约束/功耗分析报告。调试方案/问题追踪报告。需求规格书/选型报告。V3 + UVM框架。测试平台/覆盖率报告。

2025-03-02 12:13:17 684 1

原创 FPGA开发，使用Deepseek V3还是R1（8）：FPGA的全流程（简略版）

通过上述流程，可系统化地将DeepSeek集成到FPGA开发全生命周期，实现从概念到比特流的。SystemVerilog/UVM组件。可综合Verilog/VHDL。架构图/Markdown描述。问题诊断报告+修复建议。

2025-03-02 12:08:28 816

原创 FPGA开发，使用Deepseek V3还是R1（7）：以“FPGA的整体设计框架”为例

C --> D[存储管理<br>DDR/BRAM]A[传感器/输入接口] --> B[数据预处理]F[控制逻辑<br>状态机/软核] --> B。G[上位机/CPU] <--> F。B --> C[算法加速模块]在回答“FPGA的整体设计框架”这一问题时，H[外围设备] <--> E。subgraph FPGA系统架构。D --> E[输出接口]subgraph 外部交互。

2025-03-02 11:24:28 555

原创 FPGA开发，使用Deepseek V3还是R1（5）：temperature设置

在处理FPGA相关的技术问题（如代码设计、架构实现、时序优化等）时，，以确保输出的。

2025-03-02 11:14:28 1212

原创 FPGA开发，使用Deepseek V3还是R1（4）：Deepseek参数配置

在使用Deepseek API处理FPGA相关技术问题时，参数设置的合理性直接影响输出结果的。若需针对具体开发阶段（如验证、功耗分析）进一步优化参数，欢迎提供详细场景！通过合理配置API参数，可显著提升FPGA开发中。

2025-03-02 11:12:19 1136 1

原创 FPGA开发，使用Deepseek V3还是R1（6）：以滤波器为例

本系列回答均由Deepseek生成：在回答“实现一个滤波器的完整思路是什么？请写出SV代码，并画出Mermaid流程图”这一问题时，

2025-03-02 10:54:03 1156

原创 FPGA开发，使用Deepseek V3还是R1（3）：系统级与RTL级

依赖厂商工具规则（如Vivado/Quartus SDC约束），优化关键路径和时钟域。通过精准匹配工具与设计层级，可显著提升FPGA开发效率与可靠性！需严格遵循硬件语法规则和物理约束（如非阻塞赋值、DSP硬核调用）在FPGA开发流程中，不同设计层级的任务需求和工具特性决定了。需全局视角权衡性能与资源，支持跨模块交互建模（如数据流图）V3负责数学建模，R1辅助硬件优化（如乘法器位宽匹配）测试平台设计、覆盖率分析、断言生成。HDL编码、时序收敛、资源优化。布局布线、功耗分析、时序约束。V3（主）+ R1（辅）

2025-03-02 10:46:16 1369

原创 FPGA开发，使用Deepseek V3还是R1（2）：V3和R1的区别

DeepSeek-R1（R1）和DeepSeek-V3（V3）之所以在功能定位上存在显著差异（R1偏向硬件实现，V3偏向系统架构），是由其底层技术架构、训练目标、数据来源以及工程需求共同决定的。V3和R1功能定位不同的根本原因，以下是Deepseek生成的回答。的多层次需求，二者协同工作才能实现高效可靠的工程落地。这种分工源于FPGA开发中。R1和V3的差异本质上是。测试框架设计、断言生成。HDL编码、时序收敛。覆盖率验证、故障注入。

2025-03-02 10:40:58 1017

原创 FPGA开发，使用Deepseek V3还是R1（1）：应用场景

的定位和能力各有侧重。提供精准的语法和架构设计建议，避免综合错误。UVM/SystemVerilog验证框架。面向复杂验证场景的自动化与覆盖率管理。在使用FPGA进行工程开发时，需要底层时序分析和资源分配经验。需要高层次抽象和跨语言转换能力。硬件描述语言（HDL）编码。算法定点化与数值精度分析。需数学建模和误差分析支持。时序约束与物理实现优化。依赖协议标准的严格实现。HLS与软硬件协同设计。

2025-03-02 10:38:52 1754

原创 Cherry Studio上的Deepseek——通过调用阿里云百炼API

网上有很多调用硅基流动的攻略，却没个配置阿里云的，那我来出个教程，教大家在Cherry Studio调用阿里云的Deepseek。

2025-02-08 21:17:20 4866 1

原创 FPGA时序分析和时序约束案例

建立时间需求过小，这种情况通常会在同步跨时钟域路径中出现，在同步跨时钟域路径中的源时钟频率与目的时钟频率的相位关系虽然是已知的，但是时序引擎默认选择的捕获沿通常都是错误的，需要用户通过多周期路径约束的方式手动修正建立时间需求。比如下图中，两个同频不同相的同步时钟，时序引擎默认选择的捕获沿是目的时钟第二个上升沿，导致建立时间需求非常小，最终肯定会导致时序违例。在设计时遇到了如下的时序违例：这是调用ODDR源语与寄存器之间的时序违例，属于是同步时钟违例。查了很久没有查到相应的约束思路。

2024-09-19 22:31:16 661

原创 AXI-Stream Data FIFO仿真调试

检查了一遍，然后经过测试发现，读数据端的时钟无效，然后造成s_axis_tready没有拉起来，把读数据的时钟换成正常时钟后，s_axis_tready也变正常了。如图所示，一开始s_axis_tready是正常的，但是之后开始写入数据时，s_axis_tready没拉起来。

2024-06-19 22:19:26 806

原创 Vivado DDR3仿真记录

DDR3仿真

2024-06-05 21:23:23 1632 3

原创 FFT算法的理解

离散傅立叶变换（DFT）的定义：为了表达简洁，令WN=e−j2πNW_N=e^{-j\frac{2\pi}{N}}，则X[k]=∑n=0N−1x[n]WNknX\left[k\right]=\sum_{n=0}^{N-1}{x\left[n\right]W_N^{kn}}。FFT实际上一种。FFT将长度为𝑁的信号分解成两个长度为𝑁2信号进行处理，这样分解一直到最后，每一次的分解都会减少计算的次数。

2024-05-17 23:11:20 462 1

原创关于RGB彩条仿真的FPGA代码修改

经过检查，h_cnt、v_cnt两个信号可以复位置0，而h_sync、h_back、h_disp等信号并没有复位置零的相关代码，这也造成了一个大问题——不等式右边的信号一开始就是不确定的，不等式左边的h_cnt、v_cnt，以及等式右边的h_sync、h_back、h_disp等信号并没有赋值，从一开始就处于不定状态。做法很简单，那就是可h_sync、 h_back 、h_disp一开始就复位归零。简单来说是判定启动的led_en处于不定状态。让判断语句可以正常运行。这是修改代码之后的仿真结果。

2024-01-04 22:44:51 498 1

原创 FPGA仿真求助

拿正点原子的RGB彩条显示案例做仿真。按照判定条件，初始led_en=0。但不知道为什么，使能信号led_en一直是不定状态。现在求助一下大家这是为什么。

2024-01-04 00:14:51 394 1

原创 Modelsim与Vivado联合仿真问题解决

根据报错的提示，是在修改了 USF-ModelSim-51的空格路径以后，Modelsim本体的编译路径依旧是旧版本的带空格的路径：D:/modelsim 2019.2/Vivado2019.2_lib/unisims_ve。后来发现是我一开始进行Vivado和Modelsim联合仿真，在D:\modelsim2019.2\modelsim.ini设置的lib地址还是原来。在添加了环境变量值LM_LICENSE_FILElicense路径后，再重启电脑，我的问题得到了解决。

2024-01-03 01:12:29 2316 1

原创 Verilog学习笔记

如果在写代码的时候，不指定相应的完整输出，那么Verilog的编译器会给未指定状态的输出连到锁存器，这是为了“保持输出不变”。语法正确的代码不一定产生合理的电路(组合逻辑+触发器)。通常的原因是:“除了你指定的那些情况之外，会发生什么?”Verilog的答案是:保持输出不变。下面的代码就是补全了else的部分。

2023-12-20 22:34:51 539 1

原创《高级数字系统设计技术与实例分析》（学习笔记）

此时，在两个时钟域连接的地方，Q_BS1的输出会出现亚稳态，但在下一个时钟上升沿到达前，输出会稳定下来，此时Q_BS2上就不会出现亚稳态了，该信号提供给后面的数字电路使用，就可以避免系统的不稳定。但是，当一个数字系统中有两个或两个以上时钟（称为多时钟域系统），会出现一个时钟域的D触发器的输出作为另一个时钟域的D触发器输入的情况，当两个时钟之间没有任何关联时，亚稳态的出现是无法避免的。同一个时钟到达不同的触发器的时钟引脚经历的路径可能存在差异，造成它们的时钟上升沿不是同时出现的，这种偏差成为时钟偏移。

2023-10-20 20:47:04 746 2

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