axi4-stream-fifo使用

原创

已于 2022-09-19 14:31:13 修改 · 2.3k 阅读

14 ·

CC 4.0 BY-SA版权

文章标签：

#fpga开发

于 2022-09-19 11:40:27 首次发布

本文详细介绍了寄存器在存储转发模式和直通模式下的写操作与读操作流程，包括查询FIFO可写次数、写入待发数据、设置包长度及读取接收数据的具体步骤。

一：寄存器描述

二：写操作流程

1.读TDFV(0xC)寄存器 //查询FIFO可写次数

2.写TDFD(lite接口：0x10，full接口：0x0)寄存器 //写待发数据

3.写TLR (0x14)寄存器 &

最低0.47元/天解锁文章

确定要放弃本次机会？

福利倒计时

: :

立减 ¥

普通VIP年卡可用

立即使用

i7977

关注关注

2
点赞
踩
14

收藏

觉得还不错? 一键收藏
0
评论
分享

复制链接

分享到 QQ

分享到新浪微博

扫一扫
举报

举报

详解AXI4-Stream接口（2）--AXI4-Stream接口IP源码分析及仿真

孤独的单刀

11-22

1万+

通过本文您会学到：如何对AXI4-Stream接口IP的源码进行分析

详解AXI4-Stream接口（1）--什么是AXI4-Stream接口？

孤独的单刀

11-15

2万+

通过本文您会学到：什么是AXI4-Stream接口？

参与评论您还未登录，请先登录后发表或查看评论

ZYNQ学习--AXI4-Stream data FIFO && FIFO的ADDA实验

伊丽莎白的学习之路

02-01

9027

FIFO存储器是一个先入先出的双口缓冲器，即第一个进入其内的数据第一个被移出，其中一个是存储器的输入口，另一个口是存储器的输出口。

FPGA 实战：基于双 FIFO+AXI4 的 ADC 数据 DDR3 存储与回读设计

zd123256的博客

10-05

1115

在FPGA/SOC开发中，FIFO作为异步数据缓冲的核心模块，常需与标准化总线接口（如 AXI4）对接，以实现不同时钟域、不同数据宽度的外设间数据交互。本人在 “ADC 采样数据存储至 DDR3” 及 “DDR3 数据回读” 的实验项目中，基于实际业务需求设计了一套双 FIFO（写 FIFO + 读 FIFO）与 AXI4 主设备接口的全双工转换方案。fifo2axi4是接口转换的核心，负责将 FIFO 的简单读写接口，转换为 AXI4 主设备的完整事务（地址 / 数据 / 响应），是整个设计的逻辑核心。

详解AXI4-Stream接口（3）--AXI4 STREAM DATA FIFO IP的使用

孤独的单刀

11-23

1万+

通过本文您会学到：1、了解XILINX IP核----AXI4 STREAM DATA FIFO；2、学习如何对IP核做仿真。

ZYNQ学习--AXI_Stream_FIFO

伊丽莎白的学习之路

10-28

1万+

AXI_Stream_FIFO使用，注意不是AXI_Stream_DATA_FIFO。实验目的是不使用DMA实现AXI4 与 AXI_Stream 的数据转换。

ZYNQ实验 FIFO读写实验(如何平衡跨时钟域的读写)

伊丽莎白的学习之路

09-21

2164

本实验将实现参考文章中的PS-PL间的数据转发功能。实验中PS端的数据存在DDR中，PS端通过AXI-stream FIFO将数据转变为流模式输出。

学习笔记20151211——AXI4 STREAM DATA FIFO

热门推荐

qq_20748649的博客

12-11

2万+

AXI4 STREAM DATA FIFO是输入输出接口均为AXIS接口的数据缓存器，和其他fifo一样是先进先出形式。可以在跨时钟域的应用中用于数据缓冲，避免亚稳态出现。支持数据的分割和数据拼接。

[AXIS] AXI4-Stream Data FIFO

S&Z3463的博客

05-10

2088

AXI4-Stream Data FIFO IP 是一款功能强大且灵活的 AXI4-Stream 基础设施 IP 核，专为数据流缓冲和跨时钟域传输而设计。其支持块存储器和分布式存储器两种实现方式、可配置的 FIFO 深度和信号宽度，以及 FWFT 和状态监控功能，使其在视频处理、信号处理、网络数据包传输和 SoC 集成等领域具有广泛应用前景。

AXI4-STREAM DATA FIFO学习

三思的博客

05-17

2万+

如图是该fifo的配置图，vivado版本2018.2. AXI4-Stream Data FIFO 配置 General Options Component Name 器件名字 FIFO depth FIFO的深度，可以在16到32768之间变化，具体情况视情况而定，但要是2的n次幂。 Enable packet mode 使能包模式：此项设定需要TLAST信号被使能。FIFO的操作...

一文理解AXI4-lite与AXI4-stream协议

FPGA/数字IC/通信算法

09-25

4845

上篇博文《AMBA3.0 AXI总线入门》浅要介绍AXI4总线协议，AXI总线作为一种总线，可以挂载多个主设备（master）和从设备（slave），AXI总线协议定义了主设备和从设备之间如何进行通信。此外主设备可能会访问不同的从设备，此时控制器需要对主设备访问的地址进行译码，选择对应的从设备来和主设备进行通信。AXI4-full接口支持突发传输，所谓突发传输，就是给一个地址，可以对从这个地址开始的若干个地址处的值都进行读写，至于这若干个地址分别是什么，需要根据写。在由通道传输信息的时候，需要通过。

axi-stream data fifo 介绍

05-17

axi-stream data fifo 介绍

【AXIS】AXI-Stream FIFO设计实现

wjh776a68的博客

03-28

2878

在FPGA中，遇到数据流传输时经常会用到AXI-Stream协议，本文介绍了AXI-Stream 同步FIFO的设计与实现代码

AXI-Stream 数据 FIFO 介绍

gitblog_09811的博客

10-28

760

AXI-Stream 数据 FIFO 介绍【下载地址】AXI-Stream数据FIFO介绍本文档旨在全面介绍AXI-Stream数据FIFO的设计概念、功能特点以及其在嵌入式系统中的应用。AXI-Stream是ARM AMBA（Advanced Microcontroller Bus Architecture）协议的...

Xilinx AXI4-Stream-FIFO 使用提示

LnTigerLn的专栏

08-18

7655

AXI4-Stream FIFO使用的核心准则

AXI Streaming FIFO IP核（四）：AXI Streaming FIFO IP核使用例程

weixin_46268576的博客

09-09

1438

按照该篇文章例化自己的IP核：AXI Streaming FIFO IP核（三）：AXI Streaming FIFO IP的例化和内部寄存器例化好后的schematic图如下所示：例化好IP核后，自己可以写一个顶层文件把该IP核包裹起来，方便接下来的使用 testbench的建立我们例化的IP核是采用的axi_lite接口，因此我们在testbench中需要写一个axi_lite的写主机和读主机，用来模拟axi_lite对该IP核的读写。在testbench中方便我们使用，axi_lite的写

AXI-stream Data FIFO

Y__Yshans的博客

12-15

4923

摘要：仅仅讨论一下这个IP核的用法，从这个IP核入手，实际掌握tvalid、tready的用法，对日后整体了解并掌握AXI，应该会有帮助。

【AXIS】AXI-Stream FIFO设计实现（四）——异步时钟

wjh776a68的博客

03-31

1829

本文介绍AXIS FIFO与FWFT FIFO间的关系，并通过仿真辅助验证

axi-stream data fifo 的使用方式

crjmail的博客

05-17

3380

一、axi-stream 接口介绍二、axi-stream接口信号 AXI Stream关键的只有两根信号线，及tvalid核tready。tvalid是主设备驱动的信号，表示Stream上的数据是有效的，tready由从设备驱动，表示从设备下一个时钟到来时能够接收数据。AXI Stream的特点是这两个信号不存在互相等待的关系，及数据传输只发生再两者均有效的时候，从而效率很高，可以认为是连续传输，避免了死锁的情况。 AXI Stream还有一些附加信号，通常是伴随再数据中传输，主要包括tuser，tla

axi4-stream-fifo verilog

最新发布

12-09

AXI4-STREAM DATA FIFO是一种先入先出形式的数据缓存队列，其输入输出接口均为AXIS接口，可用于数据缓存、跨时钟域传输等场景，搭载的AXIS接口方便了模块移植，适合SOC系统[^2]。 ### Verilog设计实现思路在Verilog中实现AXI4-Stream FIFO，需要考虑FIFO的基本功能，如数据的写入、读取，同时要遵循AXI4-Stream协议的信号规范。以下是一个简单的示例代码框架： ```verilog module axi4_stream_fifo #( parameter DATA_WIDTH = 32, parameter FIFO_DEPTH = 16 ) ( // AXI4-Stream Slave Interface input wire s_axis_aclk, input wire s_axis_aresetn, input wire [DATA_WIDTH-1:0] s_axis_tdata, input wire s_axis_tvalid, output reg s_axis_tready, // AXI4-Stream Master Interface output reg [DATA_WIDTH-1:0] m_axis_tdata, output reg m_axis_tvalid, input wire m_axis_tready ); reg [DATA_WIDTH-1:0] fifo [FIFO_DEPTH-1:0]; reg [log2(FIFO_DEPTH)-1:0] wr_ptr; reg [log2(FIFO_DEPTH)-1:0] rd_ptr; reg [log2(FIFO_DEPTH):0] fifo_count; // Function to calculate log2 function integer log2; input integer value; begin value = value - 1; for (log2 = 0; value > 0; log2 = log2 + 1) begin value = value >> 1; end end endfunction // Write operation always @(posedge s_axis_aclk or negedge s_axis_aresetn) begin if (!s_axis_aresetn) begin wr_ptr <= 'b0; s_axis_tready <= 1'b1; end else if (s_axis_tvalid && s_axis_tready) begin fifo[wr_ptr] <= s_axis_tdata; wr_ptr <= wr_ptr + 1; fifo_count <= fifo_count + 1; if (fifo_count == FIFO_DEPTH - 1) begin s_axis_tready <= 1'b0; end end end // Read operation always @(posedge s_axis_aclk or negedge s_axis_aresetn) begin if (!s_axis_aresetn) begin rd_ptr <= 'b0; m_axis_tvalid <= 1'b0; end else if (fifo_count > 0 && m_axis_tready) begin m_axis_tdata <= fifo[rd_ptr]; m_axis_tvalid <= 1'b1; rd_ptr <= rd_ptr + 1; fifo_count <= fifo_count - 1; if (fifo_count == 1) begin m_axis_tvalid <= 1'b0; end end end endmodule ``` ### 应用场景及使用方法 - **数据缓存**：在数据处理系统中，当数据产生速度和处理速度不匹配时，可以使用AXI4-Stream FIFO进行数据缓存。例如，一个高速传感器产生的数据可以先存入FIFO，等待低速处理器进行处理。 - **跨时钟域传输**：当数据需要从一个时钟域传输到另一个时钟域时，AXI4-Stream FIFO可以作为缓冲，避免时钟域不同带来的问题。在使用时，需要注意不同时钟域之间的同步问题。 - **包模式应用**：使能包模式需要TLAST信号被使能。FIFO的操作在包模式下被修改为存储传送的数据，直到TLAST信号被响应。当TLAST信号被响应或者FIFO满了，存储的数据将被送至AXI4-Stream master interface [^3]。